KR100332971B1 - Blind via hole formation method on build-up pcb - Google Patents
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Abstract
Description
본 발명은 적층형 피씨비 기판(Build-up PCB)에 관한 것으로, 특히 상부 기판의 패턴과 하부 기판의 패턴을 전기적으로 통전시키도록 하는 적층형 피씨비 기판의 블라인드 비아 홀 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a build-up PCB, and more particularly, to a method of forming blind via holes in a stacked PCB to electrically conduct a pattern of an upper substrate and a pattern of a lower substrate.
적층형 피씨비 기판이란 단층의 피씨비 기판을 하나 이상의 여러층으로 적층시키고, 적층된 각 층의 패턴들을 목적에 맞게 서로 연결시킴으로써 종래의 피씨비 기판의 문제점인 면적 축소와 고밀도화를 실현할 수 있는 있게 되었다.Stacked PCB substrates can be realized by stacking a single PCB substrate in one or more layers and connecting patterns of the stacked layers to each other according to a purpose, thereby reducing the area and increasing the density of the PCB substrate.
이로인해 피씨비 기판의 소형화가 이루어져 고밀도로 부품이 실장되는 휴대 전화기, 휴대용 소형 카세트등 휴대용 전자장비 및 통신장비에 널리 이용되고 있다.As a result, the PCB substrate has been downsized and is widely used in portable electronic equipment and communication equipment such as mobile phones, portable small cassettes, and the like, in which components are mounted at high density.
이러한 적층형 피씨비 기판에서 적층된 각 층에 형성된 패턴 즉, 배선등을 서로 연결하기 위해서는 블라인드 비아 홀(Blind via Hole)을 형성하여 연결하게 되는데, 이를 도 1을 참조하여 설명한다.In order to connect the patterns formed in the stacked layers of the stacked PCB substrates, that is, the wirings, to each other, blind via holes are formed and connected to each other, which will be described with reference to FIG. 1.
먼저 패턴(101)이 형성된 에폭시 등 절연체 재질의 하부 피씨비 기판(100) 위에 상부 피씨비 기판(110)을 적층한 다음 레이져 드릴에 의해 상부 피씨비 기판(110)의 에폭시 부분을 태움으로써 경사진 블라인드 비아 홀(112)을 형성하게 된다.First, the upper PCB 100 is laminated on the lower PCB 100 of the insulator material such as epoxy on which the pattern 101 is formed, and then the blind via hole is inclined by burning the epoxy portion of the upper PCB 110 by a laser drill. And form 112.
이때, 상기 블라인드 비아 홀(112)은 하부 피씨비 기판(100)의 패턴(101)이 형성된 부분까지의 깊이를 갖게되며, 레이져 드릴에 의해 상부 피씨비 기판(110)의 에폭시 부분만이 타게되고, 구리에 의해 형성된 하부 피씨비 기판(100)의 패턴(101)부분은 타지 않게 되거나 구리와 절연층이 동시에 타서 블라인드 비아 홀(112)이 형성된다.In this case, the blind via hole 112 has a depth up to a portion where the pattern 101 of the lower PCB substrate 100 is formed, and only an epoxy portion of the upper PCB substrate 110 is burned by a laser drill, and copper The pattern 101 portion of the lower PCB substrate 100 formed by the substrate is not burned or the copper and the insulating layer are burned at the same time to form the blind via hole 112.
따라서, 이렇게 블라인드 비아 홀(112)이 형성된 부분에 도금 처리를 행함으로써 상부 피씨비 기판(110)의 패턴(111) 과하부 피씨비 기판(100)의 패턴(101)이 도금 부위(113)에 의해서 서로 통전되는 것이며, 블라인드 비아 홀(112)의 측벽이 경사지게 형성됨으로써 도금액이 쉽게 하부 피씨비 기판(100)의 패턴(101) 부위까지 흘러들어가 도금이 행해지고, 또한 도금 면적이 넓어져 밀착력을 높이게 된다.Accordingly, the plating process is performed on the portion where the blind via hole 112 is formed in this manner so that the pattern 101 of the pattern 111 of the upper PCB substrate 110 and the pattern 101 of the lower PCB substrate 100 are mutually formed by the plating portion 113. Since the side wall of the blind via hole 112 is inclined, the plating liquid flows easily to the pattern 101 portion of the lower PCB substrate 100, and plating is performed, and the plating area is widened to increase adhesion.
이러한 과정을 반복하면서 피씨비 기판을 계속 적층해 나가는 것이다.This process is repeated to continue stacking PCBs.
그런데, 상기 블라인드 비아 홀(112)을 레이져 드릴에 의하여 형성하는 경우 도 2 에 도시한 바와같이 절연층을 태우기때문에 타고 남은 절연층 찌꺼기(114)가 하부 피씨비 기판(100)의 패턴(101)상에 딱딱하게 경화되어 용착되어 있게된다.However, when the blind via hole 112 is formed by a laser drill, as shown in FIG. 2, the burned insulating layer residue 114 burns on the pattern 101 of the lower PCB substrate 100. It hardens and hardens on the surface.
이 찌꺼기(114)를 제거하지 않고 도금을 행할 경우에는 도금이 수월하게 이루어지지 않아 패턴(101,111)사이의 신호 전달력이 떨어지고, 또한 도금이 쉽게 벗겨지게 되어 적층형 피씨비 기판의 불량률이 증대되어 신뢰성이 떨어지게 된다.When plating is performed without removing the dregs 114, the plating is not easily performed, and thus the signal transmission force between the patterns 101 and 111 is reduced, and the plating is easily peeled off, thereby increasing the defect rate of the laminated PCB substrate and increasing reliability. Will fall.
그러므로, 이 찌꺼기(114)를 제거하는 공정이 요구되는데, 종래에는 블라인드 비아 홀(112)에 스웰러(sweller)를 주입하여 피씨비 기판(100)의 패턴(101)상에 용착된 찌꺼기(114)를 부풀려(swelling) 경화된 상태를 연화시키게 된다.Therefore, a process of removing the debris 114 is required. In the related art, a sweller is injected into the blind via hole 112 to deposit debris 114 deposited on the pattern 101 of the PCB 100. Swelling softens the hardened state.
이후 상기 연화된 찌꺼기(114)를 과망간산 칼륨(KMnO4)등의 강력한 산화제를 이용하여 제거하게 되고, 이후 찌꺼기(114)를 제거하기 위한 과정중에 산성화된 블라인드 비아 홀(112)과 패턴(101)이 다음 공정의 조건 설정을 위해 무전해 동도금이 될 수 있도록 중화제를 주입하여 중화시키게 된다.Thereafter, the softened dregs 114 are removed using a strong oxidizing agent such as potassium permanganate (KMnO 4), and then the acidified blind via holes 112 and the pattern 101 are removed during the process of removing the dregs 114. Neutralizing agent is injected to neutralize the electroless copper plating to set the conditions of the next process.
그러므로, 이렇게 중화된 블라인드 비아 홀(112)에 도금을 행함으로써 상부 피씨비 기판(110)의 패턴(111)과 하부 피씨비기판(100)의 패턴(101)을 전기적으로연결시키게 되는 것이다.Therefore, the neutralized blind via hole 112 is plated to electrically connect the pattern 111 of the upper PCB substrate 110 and the pattern 101 of the lower PCB substrate 100.
그런데, 이와같은 공정을 행하더라도 블라인드 비아 홀에 용착된 찌꺼기는 완전히 제거되지 않고 남아있게 되어 도금이용이하지 않게되고, 이로인해 밀착력이 떨어져 쉽게 도금이 들뜨게 됨으로써 신호 전달력이 떨어져 불량률이 높게되고, 또한 신호 전달력이 떨어짐으로 인해 피씨비 기판의 적층횟수가 제한되어 결국 피씨비 기판의 크기를 소형화하는데도 걸림돌이 되는 문제점이 있었다.However, even after such a process, the residue deposited on the blind via hole is not completely removed and the plating cannot be used. Therefore, the adhesion is reduced and the plating is easily lifted, so that the signal transmission power is lowered and the defect rate is high. In addition, due to the drop in signal transmission power, the number of stacking of the PCB is limited, and thus there is a problem in that the size of the PCB is reduced.
따라서, 본 발명은 이와같은 문제점을 감안하여, 블라인드 홀에 잔류한 절연층 찌꺼기에 수용성 계면활성제가 포함된 황산을 주입시켜 1차로 제거한 다음 스웰링을 행하고 과망간산 칼륨에 의해 2차로 찌꺼기를 제거하여 찌꺼기 제거 효율을 높임으로써 도금 밀착력을 높이도록 하는 적층형 피씨비 기판의 블라인드 비아 홀 형성방법을 제공하는데 그 목적이 있다.Accordingly, in view of the above problems, the present invention injects sulfuric acid containing a water-soluble surfactant into the insulating residue left in the blind hole to remove it first, then swell and remove the residue secondly by potassium permanganate. SUMMARY OF THE INVENTION An object of the present invention is to provide a blind via hole forming method of a laminated PCB to increase plating adhesion by increasing the removal efficiency.
상기의 목적을 달성하기 위한 본 발명 적층형 피씨비 기판의 블라인드 비아 홀 형성방법은, 적층된 상부 피씨비 기판으로부터 하부 피씨비 기판의 패턴까지의 깊이를 갖는 블라인드 비아 홀을 형성하는 홀 형성과정; 상기 홀 형성 과정후 패턴상에 용착된 절연층 찌꺼기를 제거하기 위하여 블라인드 비아 홀에 이온 물질을 주입시키는 제 1 차 찌꺼기 제거과정; 상기 제 1 차 찌꺼기 제거 과정후 잔류되어 있는 에폭시 찌꺼기에 스웰러 및 산화제를 주입하여 제거하는 제 2 차 찌꺼기 제거과정; 상기 제 2 차 제거과정에 의해 산성화된 블라인드 비아 홀에 중화제를 첨가하여 중화시키는 중화과정; 상기 중화된 블라인드 비아 홀에 무전해 동도금을 행하는도금과정으로 이루어짐을 특징으로 한다.In order to achieve the above object, the present invention provides a method of forming a blind via hole of a stacked PCB, including forming a blind via hole having a depth from a stacked upper PCB to a pattern of a lower PCB; A first residue removing step of injecting an ionic material into the blind via hole to remove the insulating layer deposit deposited on the pattern after the hole forming process; A second residue removing step of removing the residue by injecting a sweller and an oxidizing agent into the epoxy residue remaining after the first residue removing process; Neutralization by adding a neutralizing agent to the blind via hole acidified by the second removal process; The neutralized blind via hole is characterized in that the plating process for electroless copper plating.
도 1 은 일반적인 적층형 피씨비 기판상에 블라인드 홀이 형성된 상태를 나타낸 도.1 is a view showing a blind hole formed on a typical laminated PCB substrate.
도 2 는 블라인드 홀을 형성하기 위한 종래의 스웰링 과정을 설명하기 위한 도.2 is a view for explaining a conventional swelling process for forming a blind hole.
도 3 은 본 발명의 블라인드 홀 형성과정을 설명하기 위한 도.3 is a view for explaining a blind hole forming process of the present invention.
도 4 는 본 발명 적층형 피씨비 기판의 블라인드 홀 형성방법을 나타낸 도.4 is a view showing a blind hole forming method of the laminated PCB of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
200,210 : 피씨비 기판 201,211 : 패턴200,210: PCB substrate 201,211: pattern
212 : 블라인드 비아 홀 213 : 찌꺼기212: blind via hole 213: residue
214 : 에치 백 부분 215 : 도금 부위214: etch back portion 215: plating portion
이하 본 발명을 첨부한 도면 도 3 및 도 4를 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to FIGS. 3 and 4.
본 발명 적층형 피씨비 기판의 블라인드 비아 홀 형성방법은, 홀 형성과정(ST100,ST200), 제 1 차 찌꺼기 제거과정(ST300), 제 2 차 찌꺼기 제거과정(ST400,ST500), 중화과정(ST600), 도금과정(ST700)으로 이루어 진다.In the present invention, a method of forming a blind via hole in a multilayer PCB substrate includes hole formation processes (ST100 and ST200), primary debris removal (ST300), secondary debris removal (ST400 and ST500), neutralization process (ST600), The plating process (ST700) is made.
홀 형성과정(ST100,ST200)은 패턴(201)이 형성된 하부 피씨비 기판(200)에 상부 피씨비 기판(210)을 적층한 다음 레이저 드릴 등을 이용하여 상부 피씨비 기판(210)으로부터 하부 피씨비 기판(200)의 패턴(201)까지의 깊이를 갖는 블라인드 비아홀(212)을 형성하는 과정이다.In the hole forming process (ST100, ST200), the upper PCB substrate 210 is stacked on the lower PCB substrate 200 on which the pattern 201 is formed, and then the lower PCB substrate 200 is removed from the upper PCB substrate 210 using a laser drill. Process of forming the blind via hole 212 having a depth up to the pattern 201.
제 1 차 찌꺼기 제거과정(ST300)은 블라인드 비아 홀(212)의 내부 저면에 드러난 하부 피씨비 기판(200)의 패턴(201)상에 용착된 찌꺼기를 이온 물질을 주입하여 1차 제거하는 과정이다.The first debris removal process ST300 is a process of primary removal of the debris deposited on the pattern 201 of the lower PCB substrate 200 exposed on the inner bottom surface of the blind via hole 212 by injecting an ionic material.
여기서 사용되는 이온 물질은 황산과 계면활성제가 혼합된 물질(황산 99% 중 계면활성제가 1%)이다.The ionic material used here is a mixture of sulfuric acid and a surfactant (1% of the surfactant in 99% sulfuric acid).
제 2 차 찌꺼기 제거과정(ST400,ST500)은 상기 제 1 차 찌꺼기 제거과정(ST300)에 의해 완전히 제거되지 않고 잔류되어있는 찌꺼기를 강력한 산화제를 사용하여 스웨링(swelling)시킨 다음 제거하는 과정이다.The secondary debris removal process (ST400, ST500) is a process of swelling and removing the remaining debris by using a strong oxidizing agent without being completely removed by the primary debris removal process (ST300).
중화과정(ST600)은 상기 제 2 차 제거과정(ST400,ST500)후에 블라인드 비아 홀(212)에 남아있는 산성기를 중화제에 의해 제거하는 과정이다.The neutralization process ST600 is a process of removing acid groups remaining in the blind via hole 212 by the neutralizing agent after the second removal processes ST400 and ST500.
도금과정(ST700)은 블라인드 홀(212)에 도금을 행함으로써 상부 피씨비 기판(210)의 패턴(211)과 하부 피씨비 기판(200)의 패턴(201)을 도전 물질로 도금하여 전기적으로 연결하는 과정이다.The plating process ST700 is a process of plating the blind hole 212 to electrically connect the pattern 211 of the upper PCB substrate 210 and the pattern 201 of the lower PCB substrate 200 with a conductive material to electrically connect the pattern. to be.
이를 상세히 설명한다.This will be described in detail.
먼저, 패턴(201)이 형성된 절연체로 이루어진 하부 피씨비 기판(200) 위에 상부 피씨비 기판(210)을 적층한 다음 레이져 드릴에 의해 상부 피씨비 기판(200)의 절연체 부분을 하부 피씨비 기판(200)의 패턴(201)이 드러날때까지 태움으로써 블라인드 비아 홀(112)을 형성하게 되는데, 이때 상기 블라인드 비아 홀(112)의 측벽을 종래와 같이 경사지게 형성하지 않고, 거의 직각에 가깝게 형성한다(ST100,ST200).First, the upper PCB substrate 210 is laminated on the lower PCB substrate 200 formed of the insulator on which the pattern 201 is formed, and then the insulator portion of the upper PCB substrate 200 is patterned by the laser drill on the lower PCB substrate 200. The blind via hole 112 is formed by burning until 201 is exposed. At this time, the sidewalls of the blind via hole 112 are not formed to be inclined as in the related art, and are formed to be nearly perpendicular to each other (ST100, ST200). .
이때, 상기 블라인드 비아 홀(112)이 형성되는 과정중에 드러난 하부 피씨비 기판(200)의 패턴(201)상에는 상기 절연체의 찌꺼기(213)가 경화되어 용착되어 있게된다.In this case, the residue 213 of the insulator is cured and welded on the pattern 201 of the lower PCB substrate 200 that is exposed during the formation of the blind via hole 112.
이를 제거하기 위하여 1차로 계면활성제와 황산이 혼합된 용액을 찌꺼기(213)부위에 주입하여 제거하게 되는데, 상기 황산 성분의 강력한 산화력에 의하여 경화된 찌꺼기(213)가 어느 정도 탈리되고, 특히 계면활성제에 의하여 상기 찌꺼기(213)의 탈리에 이온적 효과를 증대시키게 된다(ST300).In order to remove this, a solution mixed with a surfactant and sulfuric acid is first injected into the residue 213, and the residue 213 cured by the strong oxidizing power of the sulfuric acid component is desorbed to some extent, in particular, a surfactant. By the ionic effect to increase the desorption of the residue 213 by (ST300).
이때, 상기 강력한 산화력의 황산에 의하여 측벽의 경사가 후퇴되어 에치 백(etch back)부분(214)이 형성되는데, 이는 블라인드 비아 홀 형성시 측벽의 경사를 조절하여 원하는 홀의 형태를 유지할 수 있도록 하기 위함이다.At this time, the slope of the sidewall is retracted by the strong sulfuric acid to form an etch back portion 214, which is to maintain the desired hole shape by adjusting the slope of the sidewall when forming blind via holes. to be.
즉, 도금의 수월성 및 접착력 증대를 위한 블라인드 비아 홀(212)의 알맞게 경사진 측벽을 갖게되는 것이다.That is, it has a moderately inclined sidewall of the blind via hole 212 to increase the ease of plating and adhesion.
그러므로, 상기 계면활성제와 황산에 의하여 1차로 찌꺼기가 제거되지만, 상기 제거과정에 의해 완전히 제거되지 못한 찌꺼기(213)는 다시한번 찌꺼기를 제거시켜야 되는데, 먼저 강력한 스웰러를 이용하여 하부 피씨비 기판(200)의 패턴(201)상에 용착된 찌꺼기(213)를 부풀려(swelling) 경화된 상태를 연화시키게 된다.Therefore, although the residue is first removed by the surfactant and sulfuric acid, but the residue 213 that is not completely removed by the removal process has to remove the residue once again, using a powerful sweller, the lower PCB substrate 200 Swelling the residue 213 deposited on the pattern 201 of the ()) to soften the hardened state.
이후 상기 스웰링된 찌꺼기(213)를 과망간산 칼륨(KMnO4)등의 강력한 산화제를 이용하여 제거하게 되고, 이후 찌꺼기(213)를 제거하기 위한 과정중에 산성화된 블라인드 비아 홀(212)과 패턴(201)이 중성화 될 수 있도록 중화제를 주입하여 중화시키게 된다.Thereafter, the swelled debris 213 is removed using a strong oxidizing agent such as potassium permanganate (KMnO 4), and then the acidized blind via hole 212 and the pattern 201 are removed during the process of removing the debris 213. It is neutralized by injecting a neutralizer so that it can be neutralized.
그러므로, 이렇게 2차에 걸쳐 찌꺼기가 제거된 다음 중화된 블라인드 비아 홀(212)에 도전 물질로 도금을 행함으로써 상부 피씨비 기판(210)의 패턴(211)과 하부 피씨비 기판(200)의 패턴(201)을 전기적으로 연결시키게 되는 것이다.Therefore, the residue is removed in two steps, and then the neutralized blind via hole 212 is plated with a conductive material so that the pattern 211 of the upper PCB substrate 210 and the pattern 201 of the lower PCB substrate 200 are removed. ) Is electrically connected.
이와같이 본 발명 적층형 피씨비 기판의 블라인드 비아 홀 형성방법은, 블라인드 비아 홀 형성시에 하부 피씨비 기판의 패턴상에 잔류된 찌꺼기를 계면 활성제를 포함한 황산을 이용하여 1차로 제거한 다음 산화제에 의하여 다시한번 제거함으로써 도금의 면적과 밀착력을 높여 불량 발생률 및 신호 전달력이 우수하도록 하고, 이로 인한 신호의 단선을 방지함과 아울러 피씨비 기판의 적층횟수를 증대시킬수 있어 시스템의 소형화와 고밀도화를 좀 더 쉽게 이룩할 수 있는 효과가 있다.As described above, in the method of forming blind via holes of the multilayer PCB substrate of the present invention, the residues remaining on the pattern of the lower PCB substrate during the formation of the blind via holes are first removed by using sulfuric acid containing a surfactant and then once again removed by an oxidizing agent. By improving the area and adhesion of the plating, it is possible to make excellent defect rate and signal transmission power, prevent signal disconnection and increase the number of stacking of the PCB, so that the system can be made more compact and dense. There is.
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Legal Events
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
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FPAY | Annual fee payment |
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FPAY | Annual fee payment |
Payment date: 20160323 Year of fee payment: 15 |
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LAPS | Lapse due to unpaid annual fee |