KR100323694B1 - 티형 게이트 제조방법 - Google Patents

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Abstract

고주파 대역에서 사용되는 FET(Field Effect Transistor)의 티형 게이트 제조방법에 관한 것으로서, 기판상에 SiN층, Al층을 순차적으로 형성하고, 게이트 패턴 영역이 노출되도록 Al층상에 포토레지스트를 형성한 다음, 게이트 패턴 영역의 중앙부분만이 노출되도록 포토레지스트 표면 및 측면에 SiN층을 형성한다. 이어, Al층 및 SiN층을 제거하여 노출된 중앙영역의 기판을 노출시킨 다음, 전면에 게이트 전극물질을 형성하고, 남아있는 포토레지스트, Al층, SiN층을 제거하여 티형 게이트를 제작한다. 이러한 제작방법은 저저항, 고주파 동작이 가능하도록 티형 게이트 길이를 안정적으로 조절할 수 있어 양산시 높은 수율이 가능하고, 전자빔 라이팅 기술을 사용하지 않고 티형 게이트를 제작할 수 있어 제조 비용을 크게 낮출 수 있고 공정 시간을 단축할 수 있다.

Description

티형 게이트 제조방법{method for fabricating a T-gate}
본 발명은 티(T)형 게이트에 관한 것으로, 특히 고주파 대역에서 사용되는 FET(Field Effect Transistor)의 티형 게이트 제조방법에 관한 것이다.
일반적으로, 높은 주파수에서 동작하는 FET는 게이트 길이를 줄임으로써 이득의 향상을 꾀할 수 있고, 단면적을 넓힘으로써 전달되는 전력의 손실을 줄일 수 있는데, 이러한 요건들을 충족시켜 주는 것이 바로 티(T)자형 게이트이다.
이와 같은 종래의 티형 게이트 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술에 따른 티형 게이트 제조 공정을 보여주는 공정단면도이다.
종래의 티형 게이트 제조방법은 도 1a에 도시된 바와 같이, 기판(1)상에 감광도가 낮은 제 1 포토레지스트(2)를 얇게 입히고, 그 위에 감광도가 높은 제 2 포토레지스트(3)를 입힌다.
그리고, 도 1b에 도시된 바와 같이 전자빔 라이팅(E-Beam Writting) 기술을 이용하여 게이트 전극을 형성할 영역에 전자빔(E-beam)을 조사하면 제 1, 제 2 포토레지스트(2,3)의 감광도가 다르기 때문에 티형 게이트 전극이 증착될 수 있도록 공간(4)이 생성된다.
즉, 제 2 포토레지스트(3)은 넓은 폭으로 패터닝되고, 제 1 포토레지스트(2)는 좁은 폭으로 패터닝된다.
이어, 도 1c에 도시된 바와 같이, 공간(4)을 포함한 전면에 게이트 금속(5,6)을 증착한 다음, 도 1d에 도시된 바와 같이 리프트-오프(lift-off) 공정으로 제 1, 제 2 포토레지스트(2,3) 및 그 위에 형성된 게이트 금속(6)을 제거하여 티형 게이트 전극을 형성한다.
이상에서 설명한 바와 같은 종래의 티형 게이트 제조방법에 있어서는 다음과 같은 문제점이 있었다.
티형 게이트 전극의 제조를 위해 값이 비싼 전자빔 라이팅 기술을 사용하므로 제조 비용이 상승한다.
본 발명은 이러한 문제들을 해결하기 위한 것으로 저저항, 고주파 동작이 가능하도록 티형 게이트 길이를 안정적으로 조절하여 높은 수율을 갖는 티형 게이트 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 전자빔 라이팅 기술을 이용하지 않음으로써 제조 비용을 낮출 수 있는 티형 게이트 제조방법을 제공하는데 있다.
도 1a 내지 도 1d는 종래 기술에 따른 티형 게이트 제조 공정을 보여주는 공정단면도
도 2a 내지 도 2i는 본 발명 제 1 실시예에 따른 티형 게이트 제조공정을 보여주는 공정 단면도
도 3a 내지 도 3e는 본 발명 제 2 실시예에 따른 티형 게이트 제조공정을 보여주는 공정 단면도
도면의 주요부분에 대한 부호의 설명
10,21: 기판 11,14,23 : SiN층
12 : Al층 13,22 : 포토레지스트
15,16 : Cr층 17,18,19,24,25,26 : 게이트 전극물질
상기와 같은 목적을 달성하기 위한 본 발명에 따른 티형 게이트 제조방법은 기판상에 제 1 절연층, 제 1 금속층을 순차적으로 형성하고, 게이트 패턴 영역이 노출되도록 상기 제 1 금속층상에 마스크 물질을 형성한다. 그리고, 게이트 패턴 영역의 중앙부분만이 노출되도록 마스크 물질 표면 및 측면에 제 2 절연층을 형성하고, 제 1 금속층 및 제 1, 제 2 절연층을 제거하여 노출된 중앙영역의 기판을 노출시킨 다음, 전면에 게이트 전극물질을 형성하고, 남아있는 마스크 물질, 제 1 금속층, 제 1 절연층을 제거하여 티형 게이트를 제작한다.
한편, 상기 방법 외에 더 간단한 티형 게이트 제조방법으로는 게이트 패턴 영역이 노출되도록 상기 기판상에 마스크 물질을 형성하고, 게이트 패턴 영역의 중앙부분만이 노출되도록 마스크 물질의 측면에 절연층을 형성한 후, 전면에 게이트전극물질을 형성하고, 남아있는 마스크 물질 및 절연층을 제거하여 티형 게이트를 제작한다.
이와 같이 제작되는 티형 게이트는 저저항, 고주파 동작이 가능하고, 양산시 높은 수율을 가지며, 값 비싼 전자빔 라이팅 기술을 이용하지 않기 때문에 공정이 간단하고 제조 비용을 낮출 수 있다.
본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
상기와 같은 특징을 갖는 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
제 1 실시예
도 2a 내지 도 2i는 본 발명 제 1 실시예에 따른 티형 게이트 제조공정을 보여주는 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이 기판(10)상에 제 1 SiN층(11)을 약 2000Å 두께로 증착한 후, 그 위에 Al층(12)을 약 300Å 정도로 증착한다.
여기서, 기판(10)은 메스펫(MESFET)이나 또는 헴트(HEMT)를 제작하는 기판을 사용할 수 있으며, 제 1 SiN층(11)은 SiO2또는 기타 유전 물질로 대체할 수 있다.
그리고, Al층(12)은 에칭 특성이 좋고 제 1 SiN층(11) 에칭시 마스크 역할을 할 수 있는 다른 금속, 합금, 다중층의 금속 등으로 대체할 수 있다.
또한, Al층(12)의 두께는 다음 공정인 게이트 리소그래피(lithography) 공정시에 현상액에 의해 에칭될 것을 대비하여 약 350∼400Å 정도로 증착해도 무방하다.
하지만, 너무 두껍게 증착하면 비등방적으로 에칭할 때 깨끗하게 에칭되지 않는 문제가 생긴다.
그리고, Al층(12)을 증착한 후, 그 위에 포토레지스트(photoresist)(13)를 증착하고, 포토레지스트(13)를 노광 및 현상하여 약 0.8∼1.2㎛정도의 게이트 길이를 갖는 게이트 패턴 영역(a)을 노출시킨다.
여기서, 포토레지스트(13)의 두께는 포토레지스트의 종류마다 다르지만, 약 1.1㎛로 한다.
이어, 도 2b에 도시된 바와 같이 게이트 패턴 영역(a)을 포함한 전면에 제 2 SiN층(14)을 증착한다.
여기서, 제 2 SiN층(14)은 포토레지스트(13)에 변형이 생기지 않는 온도로 증착하고, 그의 수평 부분과 수직 부분의 증착 비율을 잘 고려하여 증착함으로써 생기는 공간(b)의 크기를 조절한다.
이때에도 제 2 SiN층(14)은 제 1 SiN층(11)과 마찬가지로 SiO2또는 기타 유전 물질로 대체할 수 있으며, 증착방법은 PECVD, 스퍼터(sputter) 등의 방법을 사용할 수 있다.
그리고, 도 2c에 도시된 바와 같이 공간(b) 부분의 제 2 SiN층(14)상에는 형성되지 않도록 제 2 SiN층(14)상에 Cr층(15,16)을 약 500Å 정도의 두께로 비스듬하게 비등방적으로 증착한다.
여기서, Cr층(15,16)은 제 2 SiN층(14)과 Al층(12) 및 그들의 대체 물질을 에칭할 때, 마스크로 사용할 수 있는 물질들로 대체할 수 있다.
다음으로 도 2d에 도시된 바와 같이 Cr층(15,16)을 마스크로 제 2 SiN층(14) 및 Al층(12)을 비등방적으로 에칭한다.
에칭을 하고 나면, 공간(b)은 제 2 SiN층(14) 및 Al층(12)이 에칭된 깊이만큼 깊어지는데, 이 공간의 크기가 게이트 길이를 결정한다.
이어, 도 2e에 도시된 바와 같이 마스크로 사용되었던 Cr층(15,16)을 제거한 후, 도 2f에 도시된 바와 같이 Al층(12)을 마스크로 제 1 SiN층(11)을 제거하여 기판(10)을 노출시킨다.
이때, 제 2 SiN층(14)도 동시에 제거됨으로써 원하는 티형 게이트의 틀이 형성된다.
그리고, 도 2g에 도시된 바와 같이 노출된 기판(10)을 포함한 전면에 게이트 금속물질(17,18,19)을 증착한 다음, 도 2h에 도시된 바와 같이 리프트-오프(lift-off) 공정으로 포토레지스트(13) 및 그 위에 형성된 게이트 전극물질(17,19)을 제거한다.
마지막으로, 도 2i에 도시된 바와 같이 남아있는 Al층(12) 및 제 1 SiN층(11)을 제거하면 티형 게이트가 완성된다.
이와 같이 본 발명은 일반적인 공정 방법을 순서만 약간 바꾸어줌으로써 저저항의 빠른 주파수 동작이 가능한 길이가 짧은 티형 게이트를 제작할 수 있으며,제작되는 게이트 길이도 안정적으로 조절할 수가 있어 양산시 높은 수율이 가능해 수익이 기대되는 제조 공정이다.
또한, 공정 내용도 특별히 어려운 부분이 없고 큰 게이트를 가진 마스크도 재활용하여 사용할 수 있을 뿐만 아니라 전자빔 라이팅 기술을 사용하지 않기 때문에 저비용이며 공정 진행이 빠르다.
이러한 장점을 갖는 본 발명 제 1 실시예 이외에도 본 발명에서는 더 간단한 또 다른 실시예를 제안한다.
제 2 실시예
도 3a 내지 도 3e는 본 발명 제 2 실시예에 따른 티형 게이트 제조공정을 보여주는 공정 단면도이다.
먼저, 도 3a에 도시된 바와 같이 기판(21)상에 포토레지스트(photoresist)(22)를 형성하고, 포토레지스트(22)를 노광 및 현상하여 약 1㎛ 정도의 게이트 길이를 갖는 게이트 패턴 영역(a)을 노출시킨다.
이어, 도 3b에 도시된 바와 같이 게이트 패턴 영역(a)을 포함한 전면에 SiN층(23)을 증착한다.
여기서, SiN층(23)은 포토레지스트(22)에 변형이 생기지 않는 온도로 증착하고, 그의 수평 부분과 수직 부분의 증착 비율을 잘 고려하여 증착하는데, SiN층(23)을 증착할 때 생기는 공간(b)은 약 0.1㎛로 조절한다.
또한, SiN층(23) 대신에 산화막(SiO2)이나 기타 유전막을 사용할 수도 있다.
그리고, 도 3c에 도시된 바와 같이 SiN층(23)을 비등방적으로 에칭한다.
에칭을 하고 나면, 공간(b)은 SiN층(23)이 에칭된 깊이만큼 깊어지고 넓어지며, 공간(b)의 양쪽 구석에 남아있는 SiN층(23)을 제외한 공간(b)의 길이는 약 0.1㎛를 그대로 유지한다.
이때, 남아있는 SiN층(23)의 두께는 약 2000Å이다.
이처럼 SiN층(23)을 에칭을 한 후, 도시되지는 않았지만 소오스와 드레인 사이에 원하는 값의 전류가 흐르도록 하기 위해 기판(21)을 살짝 에칭하여 준다.
이어, 도 3d에 도시된 바와 같이 전류값을 적당히 조절한 후에 공간(b)을 포함한 전면에 게이트 금속(24,25,26)을 증착한다.
여기서, 게이트 금속(24,25,26)의 두께는 약 5000Å 정도로 조절하며, 게이트 금속물질로는 금(Au)을 사용하는데, 게이트 금속(23)과 기판(21)과의 접착(adhesion)을 좋게 하기 위해 적어도 한층 이상으로 증착하는 것이 좋다.
그리고, 도 3e에 도시된 바와 같이 리프트-오프(lift-off) 공정으로 SiN층(23) 및 그 상부에 형성된 게이트 전극(25,26)을 제거하면 티형 게이트가 완성된다.
이상에서 설명한 바와 같은 본 발명의 티형 게이트 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 저저항, 고주파 동작이 가능하도록 티형 게이트 길이를 안정적으로 조절할 수 있어 양산시 높은 수율이 가능하다.
둘째, 종래와 같이 전자빔 라이팅 기술을 사용하지 않고 티형 게이트를 제작할 수 있어 제조 비용을 크게 낮출 수 있고 공정 시간을 단축할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims (5)

  1. 기판상에 제 1 절연층, 제 1 금속층을 순차적으로 형성하는 단계;
    게이트 패턴 영역이 노출되도록 상기 제 1 금속층상에 마스크 물질을 형성하는 단계;
    상기 노출된 게이트 패턴 영역에서 홈을 갖도록 전면에 제 2 절연층을 형성하는 단계;
    상기 홈을 제외한 제 2 절연층상에 제 2 금속층을 형성하는 단계;
    상기 제 2 금속층을 마스크로 상기 홈 하부에 있는 제 2 절연층 및 제 1 금속층을 제거하여 상기 제 1 절연층을 노출시키는 단계;
    상기 남아 있는 제 2 금속층 및 제 2 절연층을 제거하고, 상기 제 1 금속층을 마스크로 상기 노출된 제 1 절연층을 제거하는 단계;
    전면에 게이트 전극 물질을 형성하고, 상기 남아 있는 마스크 물질 및 마스크 물질 위에 형성된 게이트 전극 물질을 제거하는 단계; 그리고,
    상기 남아 있는 제 1 금속층 및 제 1 절연층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 티형 게이트 제조방법.
  2. 제 1 항에 있어서, 상기 마스크 물질은 포토레지스트이고, 제 1, 제 2 절연층은 SiN, SiO2중 어느 하나이며, 제 1 금속층은 Al, 상기 제 2 금속층은 Cr인 것을 특징으로 하는 티형 게이트 제조방법.
  3. 제 1 항에 있어서, 상기 제 2 금속층은 상기 기판에 대해 비스듬하게 증착되는 것을 특징으로 하는 티형 게이트 제조방법.
  4. 기판상에 게이트 패턴 영역이 노출되도록 마스크 물질을 형성하는 단계;
    상기 노출된 게이트 패턴 영역에서 홈을 갖도록 전면에 절연층을 형성하는 단계;
    상기 게이트 패턴 영역의 기판이 노출되도록 상기 절연층을 비등방적으로 에칭하는 단계;
    전면에 게이트 전극물질을 형성하고, 상기 남아있는 마스크 물질 및 마스크 물질 위에 형성된 게이트 전극 물질을 제거하는 단계; 그리고,
    상기 남아 있는 절연층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 티형 게이트 제조방법.
  5. 제 6 항에 있어서, 상기 마스크 물질은 포토레지스트이고, 절연층은 SiN, SiO2중 어느 하나인 것을 특징으로 하는 티형 게이트 제조방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0669242A (ja) * 1992-08-18 1994-03-11 Oki Electric Ind Co Ltd Ｔ字型電極の形成方法
JPH0955389A (ja) * 1995-08-11 1997-02-25 Denso Corp 電界効果型トランジスタの製造方法
KR970053058A (ko) * 1995-12-29 1997-07-29 김주용 반도체 소자의 트랜지스터 제조 방법
JPH10178025A (ja) * 1996-12-18 1998-06-30 Nec Corp 半導体装置の製造方法
KR19990021395A (ko) * 1997-08-30 1999-03-25 김영환 초고주파 집적회로소자의 전계효과트랜지스터 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0669242A (ja) * 1992-08-18 1994-03-11 Oki Electric Ind Co Ltd Ｔ字型電極の形成方法
JPH0955389A (ja) * 1995-08-11 1997-02-25 Denso Corp 電界効果型トランジスタの製造方法
KR970053058A (ko) * 1995-12-29 1997-07-29 김주용 반도체 소자의 트랜지스터 제조 방법
JPH10178025A (ja) * 1996-12-18 1998-06-30 Nec Corp 半導体装置の製造方法
KR19990021395A (ko) * 1997-08-30 1999-03-25 김영환 초고주파 집적회로소자의 전계효과트랜지스터 제조방법

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