KR100308148B1 - Apparatus for Sharing Memory - Google Patents

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Abstract

두 장치간의 공유메모리 구현시 그 구성요소를 최소화하여 단일칩화함으로서 전자기 잡음 발생원을 최소화함과 동시에 제조가 간편하도록 한 메모리 공유장치에 관한 것으로, 중앙처리부와 입/출력부간의 메모리 공유장치에 있어서, 상기 중앙처리부의 어드레스버스 및 공유메모리의 제어 신호를 인식하고 다수의 입/출력 셀을 통해 중앙처리부와 입/출력부간 또는 공유메모리와 입/출력부간의 어드레스 및 데이터버스를 연결하며 전송 방향의 결정에 따라 데이터를 래치(latch)하는 프로그래밍이 가능한 버퍼로 설계된 GDX(Generic Digital Crosspoint)와, 상기 GDX가 상기 중앙처리부와 입/출력부간 또는 상기 공유메모리와 입/출력부간의 어드레스 및 데이터버스 연결 접속 동작을 제어하도록 제어신호를 출력하는 PLD(Programmable Logic Device)를 포함하여 구성되므로 제품의 집적도 및 신뢰성을 향상시킬 수 있고 다양한 응용이 가능하다.The present invention relates to a memory sharing device which minimizes electromagnetic noise generation by minimizing its components when implementing shared memory between two devices and at the same time makes it easy to manufacture. In a memory sharing device between a central processing unit and an input / output unit, Recognize the address bus and the control signal of the shared memory of the central processing unit, and connect the address and data bus between the central processing unit and the input / output unit or the shared memory and the input / output unit through a plurality of input / output cells to determine the transmission direction. GDX (Generic Digital Crosspoint) designed as a programmable buffer that latches data according to the address, and the GDX connects the address and data bus connection between the central processing unit and the input / output unit or between the shared memory and the input / output unit. It is configured to include a programmable logic device (PLD) that outputs control signals to control operation. Product integration and reliability can be improved and various applications are possible.

Description

메모리 공유장치{Apparatus for Sharing Memory}Memory Sharing Device {Apparatus for Sharing Memory}

본 발명은 두 장치간의 공유메모리 구성시 사용되는 버퍼 및 저항 등의 구성요소를 단일칩화한 메모리 공유장치에 관한 것이다.The present invention relates to a memory sharing device in which components such as a buffer and a resistor are used in forming a shared memory between two devices.

종래의 기술에 따른 메모리 공유장치는 도1에 도시된 바와 같이, 중앙처리부(1), 입/출력부(2), 공유메모리(4), 제1 및 제2 버퍼(5)(6), 투과형 래치(7), 제1 및 제2 양방향 트랜시버(8)(9), 래치드 트랜시버(10), 중앙처리부(1)의어드레스 버스 PA, 중앙처리부(1)의 데이터버스 PD, 공유메모리(4)의 어드레스버스 SA, 공유메모리(4)의 데이터버스 SD, 입/출력부(2)의 중앙처리부(1)측 어드레스버스 IOA와 입/출력부(2)의 DMA(Direct Memory Access)용 어드레스버스 및 데이터버스와 중앙처리부(1)의 데이터버스가 다중화된 버스 IOAD, 각 버퍼의 제어 및 입/출력부(2)의 DMA 제어신호 생성을 위한 PLD(Programmable Logic Device)(3) 및 각 데이터버스와 어드레스버스에 연결된 풀업저항(도시 생략)으로 구성된다.As shown in FIG. 1, the memory sharing apparatus according to the related art includes a central processing unit 1, an input / output unit 2, a shared memory 4, first and second buffers 5, 6, Transmissive latch 7, first and second bidirectional transceivers 8 and 9, latched transceiver 10, address bus PA of central processing unit 1, data bus PD of central processing unit 1, shared memory ( (4) address bus SA, data bus SD of shared memory 4, address bus IOA of central processing unit 1 side of input / output unit 2 and DMA (direct memory access) of input / output unit 2 A bus IOAD in which the address bus and data bus and the data bus of the central processing unit 1 are multiplexed, a programmable logic device (PLD) 3 for controlling each buffer and generating a DMA control signal of the input / output unit 2 and each It consists of a pullup resistor (not shown) connected to the data bus and the address bus.

이와 같이 구성된 메모리 공유장치의 메모리 액세스(Access)동작을 설명하면 다음과 같다.Referring to the memory access (Access) operation of the memory sharing device configured as described above are as follows.

먼저, 중앙처리부(1)가 입/출력부(2)에 액세스하는 동작을 살펴보면, PLD(3)가 중앙처리부(1)의 어드레스 버스 PA와 제어신호를 파악하고 제1 버퍼(5) 및 제2 양방향 트랜시버(9)만을 활성화시키고 그 이외의 버퍼들은 비활성화시킴으로서 중앙처리부(1)가 입/출력부(2)와 액세스하게 된다.First, the operation of the CPU 1 to access the input / output unit 2 will be described. The PLD 3 recognizes the address bus PA and the control signal of the CPU 1 and the first buffer 5 and the first signal. The central processing unit 1 accesses the input / output unit 2 by activating only the two-way transceiver 9 and deactivating the other buffers.

다음으로 중앙처리부(1) 또는 입/출력부(2)가 공유메모리(4)와 액세스하는 동작을 설명하기로 한다.Next, an operation in which the central processing unit 1 or the input / output unit 2 accesses the shared memory 4 will be described.

먼저, 공유메모리에 액세스하기 위해서는 액세스 우선순위를 설정해야 하는데, 입/출력부(2)가 중앙처리부(1)에 비해 우선순위가 앞서는 것으로 가정하기로 한다.First, in order to access the shared memory, access priority should be set. It is assumed that the input / output unit 2 has a higher priority than the central processing unit 1.

상기와 같이 우선순위가 설정된 상태에서 첫째, 중앙처리부(1)가 공유메모리(4)와 액세스하는 동작을 살펴보기로 한다.As described above, first, the operation of the central processing unit 1 to access the shared memory 4 will be described.

이때, 입/출력부(2)가 현재 공유메모리(4)에 액세스하고 있지 않다고 가정하면, PLD(3)가 중앙처리부(1)의 어드레스 버스 PA와 제어신호를 파악하고 제2 버퍼(6) 및 제1 양방향 트랜시버(8)만을 활성화시키고 그 이외의 버퍼들은 비활성화시킴으로서 중앙처리부(1)가 공유메모리(4)와 액세스하게 된다.At this time, assuming that the input / output unit 2 is not currently accessing the shared memory 4, the PLD 3 grasps the address bus PA and the control signal of the central processing unit 1, and the second buffer 6 And the central processing unit 1 accesses the shared memory 4 by activating only the first bidirectional transceiver 8 and deactivating other buffers.

둘째, 입/출력부(2)가 공유메모리(4)와 액세스하는 동작을 살펴보기로 한다.Second, the operation of the input / output unit 2 to access the shared memory 4 will be described.

이때 입/출력부(2)가 공유메모리(4)와 액세스하는 것은 현재 중앙처리부(1)가 공유메모리(4)에 액세스하고 있는지 아닌지에 따라 두가지 경우로 나눌 수 있다.In this case, the input / output unit 2 accesses the shared memory 4 may be divided into two cases depending on whether the central processing unit 1 is currently accessing the shared memory 4 or not.

따라서 중앙처리부(1)가 공유메모리(4)에 액세스하고 있지 않은 경우를 먼저 살펴보면, PLD(3)가 입/출력부(2)의 어드레스 버스 IOA와 제어신호를 파악하고 투과형 래치(7) 및 래치드 트랜시버(10)만을 활성화시키고 그 이외의 버퍼들은 비활성화시킴으로서 입/출력부(2)가 공유메모리(4)와 액세스하게 된다.Therefore, when the central processing unit 1 is not accessing the shared memory 4, first, the PLD 3 recognizes the address bus IOA and the control signal of the input / output unit 2 and transmits the transmission latch 7 and By only enabling the latched transceiver 10 and deactivating the other buffers, the input / output section 2 accesses the shared memory 4.

다음으로 중앙처리부(1)가 공유메모리(4)와 액세스하고 있는 경우를 살펴보면, PLD(3)가 입/출력부(2)의 어드레스 버스 IOA와 제어신호를 파악하여 투과형 래치(7) 및 래치드 트랜시버(10)만을 활성화시키고 그 이외의 버퍼들은 비활성화시킴으로서 입/출력부(2)가 공유메모리(4)와 액세스하게 하고, 입/출력부(2)가 공유메모리(4)와 액세스하기 전까지 중앙처리부(1)의 준비신호를 연장시킨다.Next, a case in which the central processing unit 1 is accessing the shared memory 4 will be described. The PLD 3 grasps the address bus IOA and the control signal of the input / output unit 2 and transmits the latch 7 and the latch. Only the transceiver 10 and the other buffers are deactivated so that the input / output unit 2 can access the shared memory 4, and until the input / output unit 2 accesses the shared memory 4, The preparation signal of the central processing unit 1 is extended.

따라서 종래의 기술에 따른 메모리 공유장치는 다음과 같은 문제점이 있다.Therefore, the memory sharing apparatus according to the prior art has the following problems.

첫째, 하나의 공유메모리를 두 개의 장치가 사용하기 위해서는 6개 이상의 각종 버퍼와 어드레스 버스와 데이터 버스마다 풀업저항을 사용하므로 많은 칩이 필요하고 이를 PCB에 장착하는 것이 어렵다.First, in order to use one shared memory by two devices, a lot of chips are required because it uses pull-up resistors for each of six or more buffers, address buses, and data buses, and it is difficult to mount them on a PCB.

둘째, 각 버퍼가 중앙처리부 클럭펄스의 절반속도를 가지는 전자기 잡음의 발생원으로 시스템의 성능을 저하시킨다.Secondly, each buffer is a source of electromagnetic noise with half the speed of the central clock pulse, which degrades the performance of the system.

본 발명은 상기한 종래의 제반 문제점을 해결하기 위하여 안출한 것으로서, 두 장치간의 공유메모리 구현시 그 구성요소를 최소화하여 단일칩화함으로서 전자기 잡음 발생원을 최소화함과 동시에 제조가 간편하도록 한 메모리 공유장치를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems in general, and a memory sharing device that minimizes the source of electromagnetic noise and at the same time makes it easy to manufacture by minimizing its components when implementing shared memory between two devices. The purpose is to provide.

본 발명은 중앙처리부와 입/출력부간의 메모리 공유장치에 있어서, 상기 중앙처리부의 어드레스버스 및 공유메모리의 제어 신호를 인식하고 다수의 입/출력 셀을 통해 중앙처리부와 입/출력부간 또는 공유메모리와 입/출력부간의 어드레스 및 데이터버스를 연결하며 전송 방향의 결정에 따라 데이터를 래치(latch)하는 프로그래밍이 가능한 버퍼로 설계된 GDX(Generic Digital Crosspoint)와, 상기 GDX가 상기 중앙처리부와 입/출력부간 또는 상기 공유메모리와 입/출력부간의 어드레스 및 데이터버스 연결 접속 동작을 제어하도록 제어신호를 출력하는 PLD(Programmable Logic Device)를 포함하여 구성됨을 특징으로 한다.The present invention relates to a memory sharing device between a central processing unit and an input / output unit, which recognizes a control signal of an address bus and a shared memory of the central processing unit and communicates between the central processing unit and the input / output unit or a shared memory through a plurality of input / output cells. GDX (Generic Digital Crosspoint) designed as a programmable buffer that connects the address and data bus between the controller and the input / output unit and latches data according to the determination of the transmission direction, and the GDX is connected to the central processing unit and the input / output unit. And a PLD (Programmable Logic Device) for outputting a control signal to control the address and data bus connection connection operation between the sub-unit or the shared memory and the input / output unit.

도 1은 종래의 기술에 따른 메모리 공유장치를 나타낸 블록도1 is a block diagram illustrating a memory sharing apparatus according to the related art.

도 2는 본 발명에 따른 메모리 공유장치를 나타낸 블록도2 is a block diagram illustrating a memory sharing apparatus according to the present invention.

도 3은 도 2의 GDX의 세부구성을 나타낸 블록도3 is a block diagram showing the detailed configuration of the GDX of FIG.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

21: 중앙처리부 22: 입/출력부21: central processing unit 22: input / output unit

23: PLD 24: 공유메모리23: PLD 24: shared memory

25: GDX 31: 범용 루팅영역25: GDX 31: general purpose routing area

32 ~ 37: 입/출력 셀32 to 37: input / output cells

이하, 첨부된 도면을 참조하여 본 발명에 따른 메모리 공유장치의 바람직한 일실시예를 설명하면 다음과 같다.Hereinafter, a preferred embodiment of a memory sharing apparatus according to the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명에 따른 메모리 공유장치를 나타낸 블록도이고, 도 3은 도 2의 GDX의 세부구성을 나타낸 블록도이다.FIG. 2 is a block diagram showing a memory sharing apparatus according to the present invention, and FIG. 3 is a block diagram showing the detailed configuration of the GDX of FIG.

본 발명에 따른 메모리 공유장치는 도 2에 도시된 바와 같이, 중앙처리부(21), 입/출력부(22), 공유메모리(24), GDX(Generic Digital Crosspoint)(25) 및 GDX(25)의 동작을 제어하기 위한 PLD(23)로 구성된다.As shown in FIG. 2, the memory sharing apparatus according to the present invention includes a central processing unit 21, an input / output unit 22, a shared memory 24, a generic digital crosspoint (GDX) 25, and a GDX 25. It consists of a PLD (23) for controlling the operation of.

이때 GDX(25)는 버퍼를 프로그래밍 가능하도록 설계한 칩으로 그 세부구성은 도 3에 도시된 바와 같이, 중앙처리부(21)측 어드레스 버스 PA 및 데이터 버스 PD와, 공유메모리(24)측 어드레스 버스 SA 및 데이터 버스 SD와, 입/출력부(22)의 중앙처리부(1)측 어드레스버스 IOA와 입/출력부(22)의 DMA용 어드레스버스 및 데이터버스와 중앙처리부(21)의 데이터버스가 다중화된 버스 IOAD 각각의 입/출력을 위한 입/출력 셀(32 ~ 37)과, 각 입/출력 셀간의 전송 데이터 래칭 및 경로제공을 위한 범용 루팅영역(31)으로 구성된다.At this time, the GDX 25 is a chip designed to program the buffer. The detailed configuration thereof is as shown in FIG. 3, the address bus PA and the data bus PD of the central processing unit 21 and the address bus of the shared memory 24. SA and data bus SD, the address bus IOA of the central processing unit 1 side of the input / output unit 22, the DMA address bus and the data bus of the input / output unit 22, and the data bus of the central processing unit 21 are Input / output cells 32 to 37 for input / output of each of the multiplexed bus IOADs, and a general routing area 31 for providing latching and routing data between each input / output cell.

이와 같이 구성된 본 발명의 메모리 공유장치의 메모리 액세스 동작을 설명하면 다음과 같다.The memory access operation of the memory sharing apparatus of the present invention configured as described above is as follows.

먼저, 중앙처리부(21)가 입/출력부(22)에 액세스하는 동작을 살펴보면, PLD(23)가 중앙처리부(21)의 어드레스 버스 PA를 통한 유효 어드레스를 인식하고 'PAOE' 및 'IOAOE'를 인에이블 시키면 입/출력 셀(33)(36)을 통해 'PA'와 'IOA'가 연결되고, PLD(23)가 'PDOE'와 'IOADABLE' 또는 'IOADBALE'를 인에이블 시키면 입/출력 셀(34)(37)을 통해 'PD'와 'IOAD'가 연결되며, 'PDDIR'로 데이터 전송방향이 결정된다.First, referring to the operation of the CPU 21 accessing the input / output unit 22, the PLD 23 recognizes a valid address through the address bus PA of the CPU 21 and displays the 'PAOE' and 'IOAOE'. Enabling 'PA' and 'IOA' are connected through input / output cells 33 and 36, and PLD 23 enabling 'PDOE' and 'IOADABLE' or 'IOADBALE'. 'PD' and 'IOAD' are connected through cells 34 and 37, and a data transmission direction is determined by 'PDDIR'.

그리고 GDX(25)는 'PDDIR'에 의해 결정된 방향에 따라 입/출력 셀(34)(37)을 통해 'PD'에서 'IOAD'로 전송되는 데이터를 래치시키거나, 'IOAD'에서 'PD'로 전송되는 데이터를 래치시킨다.The GDX 25 latches data transmitted from 'PD' to 'IOAD' through the input / output cells 34 and 37 according to the direction determined by 'PDDIR', or 'PD' to 'IOAD'. Latch the data to be sent.

다음으로 입/출력부(22)가 공유메모리(24)에 액세스하는 동작을 살펴보면, PLD(23)가 공유메모리(24)의 유효한 제어신호를 인식하여 'IOADABOE' 또는 'IOADBAOE'를 인에이블 시키고 'IOADADC'가 '0'인 경우 입/출력 셀(37)(32)를 통해 'IOAD'와 'SA'가 연결된다.Next, when the input / output unit 22 accesses the shared memory 24, the PLD 23 recognizes a valid control signal of the shared memory 24 to enable 'IOADABOE' or 'IOADBAOE'. When 'IOADADC' is '0', 'IOAD' and 'SA' are connected through input / output cells 37 and 32.

이때 'IOADBALE'가 인에이블되면 GDX(25)는 입/출력 셀(37)(34)을 통해 'IOAD'에서 'PD'로 전송되는 데이터를 래치시킨다.In this case, when 'IOADBALE' is enabled, the GDX 25 latches data transmitted from 'IOAD' to 'PD' through the input / output cells 37 and 34.

한편, 'IOADABOE' 또는 'IOADBAOE'만 인에이블되고 'IOADADC'가 '1'인 경우 입/출력 셀(37)(35)을 통해 'IOAD'와 'SD'가 연결되고 'SDDIR'에 따라 데이터 전송방향이 결정된다.On the other hand, if only 'IOADABOE' or 'IOADBAOE' is enabled and 'IOADADC' is '1', 'IOAD' and 'SD' are connected through input / output cells 37 and 35 and data according to 'SDDIR' The direction of transmission is determined.

이때 GDX(25)는 'IOADBALE' 또는 'IOADABLE'가 '0'이면 'SDDIR'에 의해 결정된 데이터 전송방향에 따라 입/출력 셀(35)(37)을 통해 'SD'에서 'IOAD'로 전송되는 데이터를 래치시키거나, 'IOAD'에서 'SD'로 전송되는 데이터를 래치시킨다.At this time, if the 'IOADBALE' or 'IOADABLE' is '0', the GDX 25 transmits from 'SD' to 'IOAD' through the input / output cells 35 and 37 according to the data transmission direction determined by the 'SDDIR'. Latches the data being transferred or latches the data transmitted from 'IOAD' to 'SD'.

본 발명에 따른 메모리 공유장치는 다음과 같은 효과가 있다.The memory sharing apparatus according to the present invention has the following effects.

첫째, 기존의 6개 이상 사용되던 버퍼 및 래지스터 대신 하나의 칩을 사용하여 PCB의 부피를 최소화하였으므로 집적도를 향상시킬 수 있다.First, since the PCB volume is minimized by using one chip instead of the buffers and registers, which are used more than six, the density can be improved.

둘째, 전자 잡음 발생원을 제거하여 시스템의 성능 저하를 방지하여 제품의 신뢰성을 향상시킬 수 있다.Second, it is possible to improve the reliability of the product by eliminating the source of electronic noise to prevent performance degradation of the system.

셋째, 프로그램 가능한 칩형태로 구성되었으므로 필요시 소프트 웨어 업그레이드 만으로 하드웨어 기능을 변경시킬 수 있어 다양한 응용이 가능하다.Third, since it is configured as a programmable chip type, a variety of applications are possible because the hardware function can be changed only by software upgrade if necessary.

Claims (1)

중앙처리부와 입/출력부간의 메모리 공유장치에 있어서,In the memory sharing device between the central processing unit and the input / output unit, 상기 중앙처리부의 어드레스버스 및 공유메모리의 제어 신호를 인식하고 다수의 입/출력 셀을 통해 중앙처리부와 입/출력부간 또는 공유메모리와 입/출력부간의 어드레스 및 데이터버스를 연결하며 전송 방향의 결정에 따라 데이터를 래치(latch)하는 프로그래밍이 가능한 버퍼로 설계된 GDX(Generic Digital Crosspoint)와;Recognize the address bus and the control signal of the shared memory of the central processing unit, and connect the address and data bus between the central processing unit and the input / output unit or the shared memory and the input / output unit through a plurality of input / output cells to determine the transmission direction. A Generic Digital Crosspoint (GDX) designed as a programmable buffer to latch data according to the present invention; 상기 GDX가 상기 중앙처리부와 입/출력부간 또는 상기 공유메모리와 입/출력부간의 어드레스 및 데이터버스 연결 접속 동작을 제어하도록 제어신호를 출력하는 PLD(Programmable Logic Device)를 포함하여 구성됨을 특징으로 하는 메모리 공유장치.The GDX includes a programmable logic device (PLD) for outputting a control signal to control an address and data bus connection connection operation between the central processing unit and the input / output unit or between the shared memory and the input / output unit. Memory sharing device.
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KR950009426A (en) * 1993-09-21 1995-04-24 이헌조 Data path controller in the input / output processor of the TICOM system

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