KR100294971B1 - How to crystallize silicon thin film - Google Patents
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Abstract
본 발명은 발열도전층의 줄열(Joul's heat)을 사용하여 실리콘 박막을 승온시켜 실리콘 결정화를 진행하는 실리콘 박막을 결정화하는 방법에 관한 것으로, 기판 상에 다수개의 제 1 영역과 제 2 영역으로 정의되는 비정질 실리콘 박막을 증착하는 공정과, 상기 다수개의 제 1 영역 상에 제 1 저항크기를 가지는 다수개의 제 1 저항체가 위치하고, 상기 다수개의 제 2 영역 상에 제 1 저항크기보다 큰 제 2 저항크기를 가지는 다수개의 제 2 저항체가 위치하되, 상기 다수개의 제 1 저항체와 상기 다수개의 제 2 저항체가 일체로 연결되는 발열도전층을 형성하는 공정과, 상기 발열도전층에 전압을 인가하여 줄열을 발생시키고, 상기 줄열에 의하여 상기 비정질 실리콘 박막의 실리콘 결정화를 진행하는 실리콘 박막을 결정화하는 방법을 제공하며, 제 1 저항크기보다 큰 제 2 저항크기를 가지는 저항영역을 활성층이 될 비정질 실리콘 부분의 근접한 곳에 위치시켜 줄열을 집중적으로 공급함으로써, 기판 전체에 열을 균일하게 공급하는 경우보다 적은 전력량으로 단시간에 활성층 부분만을 결정화할 수 있다.The present invention relates to a method of crystallizing a silicon thin film to proceed with silicon crystallization by heating the silicon thin film using Joule's heat of the exothermic conductive layer, and is defined as a plurality of first and second regions on the substrate. Depositing an amorphous silicon thin film, a plurality of first resistors having a first resistance size on the plurality of first regions, and a second resistance size greater than a first resistance size on the plurality of second regions. Wherein a plurality of second resistors are located, the step of forming a heat conduction conductive layer in which the plurality of first resistors and the plurality of second resistors are integrally connected, and generates Joule heat by applying a voltage to the heat generating conductive layer And a method of crystallizing a silicon thin film in which silicon crystallization of the amorphous silicon thin film is performed by the Joule heat, By locating the resistive region having a large second resistance size in the vicinity of the amorphous silicon portion to be the active layer and intensively supplying Joule heat, only the active layer portion can be crystallized in a short time with less power than if the heat is uniformly supplied to the entire substrate. have.
Description
본 발명은 실리콘 박막을 결정화하는 방법에 관한 것으로 특히, 발열도전층의 줄열(Joul's heat)을 사용하여 실리콘 박막을 승온시켜 실리콘 결정화를 진행하는 실리콘 박막을 결정화하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for crystallizing a silicon thin film, and more particularly, to a method for crystallizing a silicon thin film in which silicon crystallization is performed by heating the silicon thin film using Joule's heat of the exothermic conductive layer.
액정표시장치에서는 박막트랜지스터의 활성층으로 실리콘 박막을 다결정의 상태로 하여 사용한다. 이는 다결정 실리콘이 비정질 실리콘에 비하여 전하의 이동도가 높기 때문이다. 다결정 실리콘은 고온 조건에서 형성하는데, 최근에는 저온조건에서도 다결정 실리콘 박막트랜지스터를 제조하는 기술이 대두되고 있다. 저온 다결정 실리콘은 공정 온도가 낮고, 대면적화가 가능하며 성능면에서도 고온 다결정 실리콘과 대등하다는 장점을 가지고 있다. 이러한 저온 다결정 실리콘을 형성하는 방법으로는 고상 결정화방법(SPC : Solid Phase Crystallization), 레이저 결정화법(Laser Crystallization) 등이 있다.In a liquid crystal display device, a silicon thin film is used as a polycrystalline state as an active layer of a thin film transistor. This is because polycrystalline silicon has a higher charge mobility than amorphous silicon. Polycrystalline silicon is formed under high temperature conditions. Recently, technology for manufacturing polycrystalline silicon thin film transistors has emerged even at low temperature conditions. Low temperature polycrystalline silicon has the advantages of low process temperature, large area, and comparability with high temperature polycrystalline silicon in terms of performance. Such low-temperature polycrystalline silicon may be formed by solid phase crystallization (SPC), laser crystallization (Laser Crystallization), or the like.
레이저를 이용한 결정화 방법은 비정질 실리콘 막에 레이저를 사용한 열처리에 의하여 결정화시키는 방법으로, 400℃ 이하의 저온 결정화가 가능하고, 성능면에서 우수한 특성을 가지는 장점이 있다. 그러나 결정화가 불균일하게 진행되고 고가의 장비와 낮은 생산성으로 인하여 대면적의 기판 위에 다결정 실리콘을 제작하는 경우에는 적합하지 않은 기술이다.The crystallization method using a laser is a method of crystallizing an amorphous silicon film by heat treatment using a laser, and has a low temperature crystallization of 400 ° C. or lower, and has excellent characteristics in terms of performance. However, due to uneven crystallization and expensive equipment and low productivity, it is not suitable for fabricating polycrystalline silicon on a large-area substrate.
SPC는 550~700℃의 온도하에서 약 24시간 이상 비정질 실리콘 박막에 열처리 작업을 실시하여 결정화하는 방법으로, 저가의 장비를 사용하여 균일한 결정질을 얻을 수 있다. 그러나, 결정화 온도가 높고, 장시간을 요구하기 때문에 유리기판에 사용할 수 없으며, 생산성이 낮다는 단점을 가지고 있다.SPC is a method of crystallizing an amorphous silicon thin film by performing a heat treatment operation for more than about 24 hours at a temperature of 550 ~ 700 ℃, it is possible to obtain a uniform crystalline using low-cost equipment. However, since the crystallization temperature is high and requires a long time, it cannot be used for a glass substrate, and has a disadvantage of low productivity.
저온에서 비정질 실리콘을 결정화시키는 새로운 방법으로 금속유도 결정화법(Metal Induced Crystallization; MIC)이 있다. 이는 도 1a부터 도 1b에 나타나있다.A new method of crystallizing amorphous silicon at low temperatures is metal induced crystallization (MIC). This is shown in Figures 1A-1B.
MIC는 실리콘 결정화를 촉진하는 촉매로 작용하는 특정한 종류의 금속을 비정질 실리콘에 접촉하게 하여 500℃ 정도의 온도에서 실리콘의 결정화를 진행하는 방법이다.MIC is a method of crystallizing silicon at a temperature of about 500 ° C. by contacting amorphous silicon with a specific type of metal serving as a catalyst for promoting silicon crystallization.
도 1a를 참조하면, 절연기판(100) 상에 실리콘 산화막으로 완층막(10)을 형성한 후, 완층막(10) 상에 결정화될 비정질 실리콘 박막(11)을 증착하고 나서, 결정화 촉매층으로 작용하는 금속박막, 예를 들어, Ni 박막(13)을 형성한다.Referring to FIG. 1A, after a complete layer 10 is formed of a silicon oxide film on an insulating substrate 100, an amorphous silicon thin film 11 to be crystallized is deposited on the complete layer 10, and then acts as a crystallization catalyst layer. A metal thin film, for example, Ni thin film 13, is formed.
Ni 박막(13)은 통상의 금속물질 증착기술인 스퍼터링에 의하여 완충막(10) 상에 Ni을 얇게 증착하여 형성한다.The Ni thin film 13 is formed by thinly depositing Ni on the buffer film 10 by sputtering, which is a conventional metal material deposition technique.
도 1b를 참조하면, 비정질 실리콘 박막(11)의 결정화를 위하여 상기 결과의 기판에 열처리작업을 진행한다.Referring to FIG. 1B, heat treatment is performed on the resultant substrate to crystallize the amorphous silicon thin film 11.
열처리 결과, Si층 방향으로의 Ni 확산에 의하여 실리사이드상이 형성된다. 그리고, 이 실리사이드가 실리콘 박막의 결정화를 촉진하여 결정화 온도를 낮춘 상태에서 비정질 실리콘 박막을 다결정 실리콘 박막(19)으로 결정화한다.As a result of the heat treatment, a silicide phase is formed by Ni diffusion in the Si layer direction. The silicide crystallizes the amorphous silicon thin film into the polycrystalline silicon thin film 19 while the silicide promotes crystallization of the silicon thin film to lower the crystallization temperature.
상기 종래 기술인 MIC에서는 결정화 촉매로 작용하는 Ni 박막을 소정의 두께로 형성하고 실리콘 결정화를 진행한다. 따라서, 결정화된 실리콘 박막에는 Ni량이 박막두께량만큼 다량 존재하게 된다. 그러나, 이와 같이, 다량의 Ni로 오염된 다결정 실리콘 박막으로 제작된 박막트랜지스터는 소자특성이 불량하여 스위칭소자로 적용하기에는 문제가 있는 단점이 있다. 또한, 실리콘 결정화를 위한 열처리 시간이 10시간 이상으로 길고, 결정화 온도도 상대적으로 낮지 않다는 단점을 가지고 있다.In the conventional MIC, a Ni thin film serving as a crystallization catalyst is formed to a predetermined thickness and silicon crystallization is performed. Therefore, in the crystallized silicon thin film, a large amount of Ni is present as much as the thin film thickness. However, as described above, a thin film transistor made of a polycrystalline silicon thin film contaminated with a large amount of Ni has a disadvantage in that it has a problem in that it is poor in device characteristics and applied to a switching device. In addition, the heat treatment time for the crystallization of silicon is longer than 10 hours, and has a disadvantage that the crystallization temperature is also relatively low.
본 발명은 종래의 기술의 문제점을 해결하기 위한 실리콘 박막을 결정화하는 방법을 제공하고자 한다.The present invention is to provide a method for crystallizing a silicon thin film for solving the problems of the prior art.
본 발명의 목적은 활성층이 될 비정질 실리콘 부분에 집중적으로 줄열(Joul's heat)을 공급함으로써, 실리콘 결정화 시간을 단축시킬 수 있고 전력소모량을 줄일수 있는 실리콘 박막을 결정화하는 방법을 제공하고자 한다.An object of the present invention is to provide a method of crystallizing a silicon thin film which can shorten the silicon crystallization time and reduce the power consumption by supplying Joule's heat to the amorphous silicon portion to be the active layer.
이를 위한 본 발명은 기판 상에 다수개의 제 1 영역과 제 2 영역으로 정의되는 비정질 실리콘 박막을 증착하는 공정과, 상기 다수개의 제 1 영역 상에 제 1 저항크기를 가지는 다수개의 제 1 저항체가 위치하고, 상기 다수개의 제 2 영역 상에 제 1 저항크기보다 큰 제 2 저항크기를 가지는 다수개의 제 2 저항체가 위치하되,상기 다수개의 제 1 저항체와 상기 다수개의 제 2 저항체가 일체로 연결되는 발열도전층을 형성하는 공정과, 상기 발열도전층에 전압을 인가하여 줄열을 발생시키고, 상기 줄열에 의하여 상기 비정질 실리콘 박막의 실리콘 결정화를 진행하는 실리콘 박막을 결정화하는 방법이다.To this end, the present invention provides a process for depositing an amorphous silicon thin film defined by a plurality of first and second regions on a substrate, and a plurality of first resistors having a first resistance size on the plurality of first regions. And a plurality of second resistors having a second resistor size larger than a first resistor size on the plurality of second regions, wherein the plurality of first resistors and the plurality of second resistors are integrally connected. A step of forming a layer and a method of applying a voltage to the exothermic conductive layer to generate Joule heat, and crystallizing a silicon thin film which proceeds with silicon crystallization of the amorphous silicon thin film by the Joule heat.
이 때, 상기 제 2 영역은 박막트랜지스터의 활성층이 될 수 있다.In this case, the second region may be an active layer of the thin film transistor.
또한, 본 발명은 다수개의 제 1 영역과 제 2 영역으로 정의되는 비정질 실리콘 박막이 형성되어 있고, 상기 비정질 실리콘 박막의 근접한 부근에 다수개의 제 1 영역 상에 제 1 저항크기를 가지는 다수개의 제 1 저항체가 위치하고, 상기 다수개의 제 2 영역 상에 제 1 저항크기보다 큰 제 2 저항크기를 가지는 다수개의 제 2 저항체가 위치하되, 상기 다수개의 제 1 저항체와 상기 다수개의 제 2 저항체가 일체로 연결되는 발열도전층이 형성되어 있는 기판을 마련하는 공정과, 상기 발열도전층에 전압을 인가하여 줄열을 발생시키고, 상기 줄열에 의하여 상기 비정질 실리콘 박막의 실리콘 결정화를 진행하는 실리콘 박막을 결정화하는 방법이다.In addition, in the present invention, an amorphous silicon thin film defined by a plurality of first regions and a second region is formed, and a plurality of first having a first resistance size on the plurality of first regions in the vicinity of the amorphous silicon thin film. The resistors are positioned, and a plurality of second resistors having a second resistor size larger than a first resistor size are positioned on the plurality of second regions, and the plurality of first resistors and the plurality of second resistors are integrally connected. A process of preparing a substrate on which an exothermic conductive layer is formed, and a method of applying a voltage to the exothermic conductive layer to generate joule heat, and crystallizing a silicon thin film for performing silicon crystallization of the amorphous silicon thin film by the joule heat. .
도 1a부터 도 1b는 종래 기술에 의한 실리콘 박막의 결정화를 설명하기 위한 도면1A to 1B are views for explaining crystallization of a silicon thin film according to the prior art.
도 2는 본 발명에 따라 발열도전층의 줄열에 의한 실리콘 결정화를 설명하기 위한 도면2 is a view for explaining the silicon crystallization by Joule heat of the heat generating conductive layer according to the present invention
도 3은 액정표시장치의 개략적인 평면도3 is a schematic plan view of a liquid crystal display device;
도 4는 본 발명의 제 1 실시예에 따른 실리콘 결정화를 설명하기 위한 평면도4 is a plan view for explaining silicon crystallization according to the first embodiment of the present invention;
도 5는 본 발명의 제 2 실시예에 따른 실리콘 결정화를 설명하기 위한 평면도5 is a plan view for explaining silicon crystallization according to a second embodiment of the present invention;
도 6는 본 발명의 제 3 실시예에 따른 실리콘 결정화를 설명하기 위한 단면도6 is a cross-sectional view for describing silicon crystallization according to a third exemplary embodiment of the present invention.
도 7은 본 발명의 제 4 실시예에 따른 실리콘 결정화를 설명하기 위한 단면도7 is a cross-sectional view for describing silicon crystallization according to a fourth embodiment of the present invention.
이하, 하기 실시예와 첨부된 도면을 참조하여 본 발명을 설명하면 다음과 같다.Hereinafter, the present invention will be described with reference to the following examples and accompanying drawings.
도 2는 발열도전층의 줄열에 의한 실리콘 결정화를 설명하기 위한 단면도이다.2 is a cross-sectional view for explaining silicon crystallization by Joule heat of the exothermic conductive layer.
기판(200) 상에 완충막(20)을 형성하고, 완충막(20) 상에 결정화하고자 할 비정질 실리콘 박막(21)을 전면에 증착하고, 비정질 실리콘 박막(21) 상단에 발열도전층(25)을 형성한다. 그 다음, 발열도전층(25)의 양단에 전압을 인가하여 발열도전층(25)에 전류를 흘려 보낸다. 이 때, 외부의 전원은 직류 혹은 교류의 방식으로 발열도전층(25)에 전압을 인가할 수 있다.A buffer film 20 is formed on the substrate 200, an amorphous silicon thin film 21 to be crystallized on the buffer film 20 is deposited on the entire surface, and an exothermic conductive layer 25 is formed on the amorphous silicon thin film 21. ). Then, a voltage is applied to both ends of the heat generating conductive layer 25 to flow a current through the heat generating conductive layer 25. At this time, the external power source may apply a voltage to the heat generating conductive layer 25 in the manner of direct current or alternating current.
발열도전층(25)은 비정질 실리콘 박막(21)에 줄열을 공급한다. 따라서, 발열도전층(25)은 니켈, 크롬 혹은, 플라듐과 같이 전류가 잘 통하고 고저항을 가지는 금속물질 혹은, ITO 혹은, Sn02와 같은 투명도전물질 혹은, 도핑된 비정질 실리콘 혹은, 플라즈마 처리된 비정질 실리콘과 같은 발열저항체로 형성할 수 있다.The exothermic conductive layer 25 supplies Joule heat to the amorphous silicon thin film 21. Accordingly, the exothermic conductive layer 25 is a metal material having high current resistance and high resistance, such as nickel, chromium, or platium, or a transparent conductive material such as ITO, Sn0 2 , doped amorphous silicon, or plasma. It may be formed of a heat generating resistor such as treated amorphous silicon.
발열도전층(25)에 전류가 흐르게 되면, 발열도전층(25)에 줄열이 발생하게 되고, 그 주위 물질에 열을 전달하여 물질의 온도를 상승시킨다. 이는 전기에너지가 열에너지로 전이되는 경우에 적용되는 에너지 보존 법칙인 주울의 법직에 의하여 확인할 수 있다.When current flows in the exothermic conductive layer 25, Joule heat is generated in the exothermic conductive layer 25, and heat is transferred to the surrounding material to raise the temperature of the material. This can be confirmed by Joule's law, which is an energy conservation law applied when electrical energy is converted into thermal energy.
P(일률)=V(인가된 전압)2/R(발열도전체의 저항)P (power) = V (applied voltage) 2 / R (resistance of heating conductor)
=I(발열도전체에 흐르는 전류)2* R= I (current flowing in the heat generating conductor) 2 * R
즉, 저항이 있는 도체에 전류를 흘리면 열이 발생하는데, 이 열량은 흐르는 전류의 제곱과 도체의 저항에 비례한다.In other words, when a current flows through a conductor with resistance, heat is generated, which is proportional to the square of the current flowing and the resistance of the conductor.
발열도전층(25)의 줄열은 발열도전층에 접촉하는 비정질 실리콘 부분 뿐만 아니라, 발열도전층에 접촉하지 않는 비정질 실리콘 부분에도 전달되므로, 비정질 실리콘 박막 전체에 온도 상승이 일어나고 실리콘의 결정화가 진행된다. 따라서, 발열도전층(25)을 비정질 실리콘 박막(21)에 꼭 접촉시킬 필요는 없다. 또한, 발열도전층과 비정질 실리콘 박막 사이에 필요에 따라 절연막을 개재시킬 수 있다. 발열도전층(25)은 기판에 열을 공급하는 열공급원 기능을 하므로 비정질 실리콘 박막을 승온시킬 수 있는 위치에 있기만 한다면, 그 패턴과 위치에 제한을 받지 않는다.Since the Joule heat of the exothermic conductive layer 25 is transmitted not only to the amorphous silicon portion in contact with the exothermic conductive layer, but also to the amorphous silicon portion not in contact with the exothermic conductive layer, temperature rise occurs in the entire amorphous silicon thin film and crystallization of silicon proceeds. . Therefore, it is not necessary to bring the heat generating conductive layer 25 into contact with the amorphous silicon thin film 21. In addition, an insulating film can be interposed between the heat generating conductive layer and the amorphous silicon thin film as necessary. Since the exothermic conductive layer 25 functions as a heat source for supplying heat to the substrate, the heat generating conductive layer 25 is not limited to the pattern and position as long as it is in a position capable of raising the temperature of the amorphous silicon thin film.
본 발명에 의하여 발열도전층의 줄열에 의하여 실리콘을 결정화하는 방법을 액정표시장치에 적용하는 경우에는 하기 본 발명의 실시예들로 제시될 수 있다.When the method of crystallizing silicon by Joule heat of the heat generating conductive layer according to the present invention is applied to the liquid crystal display device may be presented in the embodiments of the present invention.
다결정 실리콘 박막트랜지스터를 스위칭소자로 사용하는 액정표시장치는 도 3에 보인 바와 같이, 기판(도면미표시) 상에 게이트라인(32)과 데이터라인(31)이 교차하여 정의된 다수개의 화소가 매트릭스형상으로 배열된다. 각각의 화소에는 데이터라인(31)과 게이트라인(32)에 전기적으로 연결되어 있는 박막트랜지스터(TFT)가 형성되어 있는데, 박막트랜지스터(TFT)는 다결정 실리콘으로 형성되어 있는 활성층(33)을 구비한다.In a liquid crystal display device using a polycrystalline silicon thin film transistor as a switching element, as illustrated in FIG. 3, a plurality of pixels defined by crossing gate lines 32 and data lines 31 on a substrate (not shown) are matrix-shaped. Is arranged. Each pixel includes a thin film transistor (TFT) electrically connected to the data line 31 and the gate line 32. The thin film transistor TFT includes an active layer 33 formed of polycrystalline silicon. .
활성층(33)은 기판의 노출된 전면에 비정질 실리콘 박막을 증착한 다음, 비정질 실리콘 박막을 결정화하고, 결정화된 실리콘 박막을 사진식각하여 형성한다.The active layer 33 is formed by depositing an amorphous silicon thin film on the exposed entire surface of the substrate, crystallizing the amorphous silicon thin film, and photolithography the crystallized silicon thin film.
본 발명에 따른 실리콘 박막의 결정화 가술을 액정표시장치에 적용할 경우에는 활성층(33)에만 집중적으로 열을 전달할 수 있도록 발열도전층 패턴을 활성층(33)에 중첩되도록 형성하는 것이 유리하다.When the crystallization technique of the silicon thin film according to the present invention is applied to the liquid crystal display device, it is advantageous to form the exothermic layer on the active layer 33 so that heat can be transferred to the active layer 33 intensively.
이를 위하여 본 발명에서는 발열도전층을 제 1 저항체와 제 2 저항체가 일체로 형성되도록 구성한다. 제 1 저항체는 제 1 저항크기를 가지고 있고, 제 2 저항체는 제 1 저항크기보다 큰 제 2 저항크기를 가진다. 따라서, 발열도전층 패턴에 전압을 인가할 경우에는 제 1 저항체보다 제 2 저항체에서 줄열이 더 크게 발생한다. 그 결과, 제 1 저항체 부근의 비정질 실리콘 부분보다 제 2 저항체 부근의 비정질 실리콘 부분에 더 많은 줄열이 공급된다. 이는 언급한 P(전력량) = I(발열도전체에 흐르는 전류)2* R 의 식에 의해 추측할 수도 있다.To this end, in the present invention, the heat generating conductive layer is configured such that the first resistor and the second resistor are integrally formed. The first resistor has a first resistor size, and the second resistor has a second resistor size larger than the first resistor size. Therefore, when a voltage is applied to the heating conductive layer pattern, Joule heat is generated more in the second resistor than in the first resistor. As a result, more Joule heat is supplied to the amorphous silicon portion near the second resistor than the amorphous silicon portion near the first resistor. This can be inferred from the above-mentioned formula of P (power amount) = I (current flowing in the heat generating conductor) 2 * R.
본 발명은 기판 전면에 줄열을 골고루 공급하는 것이 아니라, 실리콘 결정화가 필요한 활성층 부분에만 집중적으로 열을 공급할 수 있도록 고저항체를 활성층 부분에만 중첩하도록 위치하는 발열도전층을 형성하는 것이다. 이 경우에는 기판 전체에 열을 균일하게 공급하는 경우보다 적은 전력량으로도 동일한 목적 즉, 활성층부분만을 결정화하는 것을 달성할 수 있고, 실리콘 결정화 시간을 1시간 정도로 단축시킬 수 있다는 장점이 있다. 화소전체에 대하여 TFT의 활성층이 차지하는 면적이 1%미만임을 고려할 경우에는 전력감소효과와 실리콘 결정화 시간의 단축정도는 훨씬 크다. 또한, 또한, 이 경우에는 국부적인 부분에만 열을 공급하므로 기판이 손상되는 경우도 월씬 적다.The present invention is not to evenly supply joules heat to the entire surface of the substrate, but to form a heat generating conductive layer positioned so that the high-resistance is superimposed only on the active layer portion so as to intensively supply heat only to the active layer portion requiring silicon crystallization. In this case, the same purpose, that is, crystallization of only the active layer portion can be achieved with a smaller amount of power than when heat is uniformly supplied to the entire substrate, and the silicon crystallization time can be shortened to about 1 hour. Considering that the area occupied by the active layer of the TFT for the entire pixel is less than 1%, the power reduction effect and the shortening time of silicon crystallization time are much greater. In addition, in this case, since heat is supplied only to the localized portion, the substrate is less likely to be damaged.
이 때, 본 발명은 비정질 실리콘 박막의 온도를 결정화가 일어날 수 있는 온도까지 상승시키므로 퍼니스에서 결정화과정을 진행하고자 할 경우에는 퍼니스 온도 혹은, 주변 온도가 저온 혹은, 상온이라도 실리콘을 결정화를 진행시킬 수 있다.In this case, the present invention raises the temperature of the amorphous silicon thin film to a temperature at which crystallization can occur, so when the crystallization process is to be carried out in the furnace, the silicon may be crystallized even if the furnace temperature or the ambient temperature is low or at room temperature. have.
제 1 저항체와 제 1 저항체에 대하여 상대적으로 고저항체인 제 2 저항체로 구성되는 발열도전층의 패턴을 하기 실시예들을 통하여 설명하면 다음과 같다.The pattern of the exothermic conductive layer composed of the first resistor and the second resistor, which is a relatively high resistor with respect to the first resistor, will be described with reference to the following examples.
도 4는 본 발명의 제 1 실시예에 따른 실리콘 결정화를 설명하기 위한 평면도이다.4 is a plan view for explaining silicon crystallization according to the first embodiment of the present invention.
도 3에 보인 바와 같은 액정표시장치에 적용할 경우에 형성되는 발열도전층의 패턴만을 나타낸 것이다.Only the pattern of the exothermic layer formed when applied to the liquid crystal display as shown in FIG. 3 is shown.
본 발명의 제 1 실시예에서는 전하운반자가 통과하는 통로 길이에 의하여 제 1 저항체(R1)와 제 2 저항체(R2)를 결정한다. 그리고 각각의 제 1 저항체(R1)와 제 2 저항체(R2)를 일체로 형성하되, 제 2 저항체(R2)를 제 1 저항체(R1)에 대하여 직렬로 연결되도록 배열한다. 도면에서 알 수 있듯이, 제 2 저항체(R2)에서는 제 1 저항체(R1)보다 전하운반자가 통과하는 통로길이가 작기 때문에 병목현상이 일어난다. 따라서, 제 2 저항체(R2)에서 줄열이 많이 발생한다.In the first embodiment of the present invention, the first resistor R1 and the second resistor R2 are determined by the passage length through which the charge carrier passes. Each of the first resistor R1 and the second resistor R2 is integrally formed, and the second resistor R2 is arranged to be connected in series with the first resistor R1. As can be seen from the figure, a bottleneck occurs in the second resistor R2 because the path length through which the charge carrier passes is smaller than the first resistor R1. Therefore, a large amount of Joule heat is generated in the second resistor R2.
본 발명의 제 1 실시예에 따라 활성층에 집중적으로 줄열을 공급하기 위해서는 제 2 저항체(R2)를 활성층에 중첩되도록 발열도전층(41)을 형성하는 것이 유리하다. 이후, 발열도전층(41)의 양단에 전압을 인가하여 줄열을 발생시켜 비정질 실리콘 박막을 결정화한다. 발열도전층에 의한 활성층의 실리콘 결정화가 진행된 후에는 발열도전층을 제거하여 결정화된 실리콘 박막을 노출시키고, 결정화된 실리콘 박막을 사진식각하여 활성층을 형성하는 등의 후곡공정을 진행한다.In order to intensively supply Joule heat to the active layer according to the first embodiment of the present invention, it is advantageous to form the exothermic conductive layer 41 so that the second resistor R2 overlaps the active layer. Thereafter, a voltage is applied to both ends of the heat generating conductive layer 41 to generate Joule heat to crystallize the amorphous silicon thin film. After the silicon crystallization of the active layer by the exothermic conductive layer proceeds, a post-curving process is performed such that the exothermic conductive layer is removed to expose the crystallized silicon thin film, and the active layer is photo-etched to form the active layer.
도 5는 본 발명의 제 2 실시예에 따른 실리콘 박막을 결정화하는 방법을 설명하기 위한 평면도로 발열도전층 패턴의 다른 형상을 나타낸 것이다.FIG. 5 is a plan view illustrating a method of crystallizing a silicon thin film according to a second exemplary embodiment of the present invention, and illustrates another shape of the exothermic layer pattern. FIG.
본 발명의 제 2 실시예에서는 본 발명의 제 1 실시예와 마찬가지로 전류가 통과하는 통로 길이에 의하여 제 1 저항체(R1)와 제 2 저항체(R2)를 결정한다. 본 발명의 제 1 실시예와 다른 점은 각각의 제 1 저항체(R1)와 제 2 저항체(R2)를 일체로 형성하되, 제 2 저항체(R2)를 제 1 저항체(R1)에 대하여 병렬로 연결되도록 배열하는데 있다.In the second embodiment of the present invention, as in the first embodiment of the present invention, the first resistor R1 and the second resistor R2 are determined by the passage length through which the current passes. The difference from the first embodiment of the present invention is that each of the first resistor R1 and the second resistor R2 is integrally formed, and the second resistor R2 is connected in parallel with the first resistor R1. To arrange as much as possible.
도면에서 알 수 있듯이, 제 2 저항체(R2)에서는 제 1 저항체(R1)보다 전하운반자가 통과하는 통로 길이가 작기 때문에 병목현상이 일어난다. 따라서, 제 1 저항체(R1)보다 제 2 저항체(R2)에서 줄열이 많이 발생한다. 본 발명의 제 1 실시예와 마찬가지로 활성층에 집중적으로 줄열을 공급하기 위해서는 제 2 저항체(R2)를 활성층에 중첩되도록 발열도전층(51)을 형성하는 것이 유리하다.As can be seen from the figure, a bottleneck occurs in the second resistor R2 because the path length through which the charge carrier passes is smaller than the first resistor R1. Therefore, more Joule heat is generated in the second resistor R2 than in the first resistor R1. As in the first embodiment of the present invention, in order to intensively supply joule heat to the active layer, it is advantageous to form the exothermic conductive layer 51 so that the second resistor R2 overlaps the active layer.
도 6은 본 발명의 제 3 실시예에 따른 실리콘 결정화를 절명하기 위한 단면도이다.6 is a cross-sectional view for clarifying silicon crystallization according to a third embodiment of the present invention.
본 발명의 제 3 실시예에서는 전하운반자가 통과하는 통로 면적(이하, 통로면적이라 함)의 크기에 의하여 제 1 저항체(R1)와 제 2 저항체(R2)를 결정한다. 본 발명의 제 1 실시예와 제 2 실시예가 2차원적인 시각에서 제시된 것이라면, 본 발명의 제 3 실시예는 3차원적인 시각에서 제시된 것이라 할 수 있다.In the third embodiment of the present invention, the first resistor R1 and the second resistor R2 are determined by the size of the passage area (hereinafter referred to as the passage area) through which the charge carrier passes. If the first and second embodiments of the present invention are presented from a two-dimensional perspective, the third embodiment of the present invention may be referred to from a three-dimensional perspective.
활성층이 될 비정질 실리콘 부분(61-2) 상에는 줄열이 크게 발생될 통로면적이 작은 제 2 저항체(R2)가 위치하고, 그렇지 않은 부분(61-1)에는 통로면적이 큰 제 1 저항체(R1)를 위치시키도록 발열도전층(63)을 형성한다. 제 2 저항체(R2)에서 전하운반자의 병목현상이 일어나므로, 제 1 저항체(R1)에 비하여 상대적으로 저항도 크고, 발생되는 줄열도 크다.On the amorphous silicon portion 61-2 to be the active layer, a second resistor R2 having a small passage area for generating large Joule heat is positioned, and a portion of the other portion 61-1 having a first resistor R1 having a large passage area is placed. The heat conductive layer 63 is formed to be positioned. Since the bottleneck of the charge carriers occurs in the second resistor R2, the resistance is greater than that of the first resistor R1, and the Joule heat generated is also large.
기판(600) 상에 완충막(60)을 형성하고, 완충막(60) 상에 결정화시킬 비정질 실리콘 박막(61)을 형성한다. 이 후에 비정질 실리콘 박막(61) 전면 상에 발열도전물질층을 제 1 두께(t1)로 증착한 후, 사진식각하여 발열도전물질층의 소정 부분이 제 1 두께보다 작은 제 2 두께(t2)를 가지도록 발열도전층(63)을 형성한다. 이 때, 발열도전층(63)에서 제 1 두께(t1)를 가지는 부분은 제 1 저항체(R1)가 되고, 제 2 두께(t2)를 가지는 부분은 제 2 저항체(R2)가 된다. 이 때, 제 2 두께를 가지는 제 2 저항체(R2)가 활성층이 될 비정질 실리콘 부분(61-2)에 중첩되도록 형성한다.A buffer film 60 is formed on the substrate 600, and an amorphous silicon thin film 61 to be crystallized is formed on the buffer film 60. Subsequently, after depositing the exothermic conductive material layer to the first thickness t1 on the entire surface of the amorphous silicon thin film 61, photoetching is performed to obtain a second thickness t2 of which a predetermined portion of the exothermic conductive material layer is smaller than the first thickness. The heat generating conductive layer 63 is formed to have. In this case, the portion having the first thickness t1 of the heat conductive layer 63 becomes the first resistor R1, and the portion having the second thickness t2 becomes the second resistor R2. In this case, the second resistor R2 having the second thickness is formed to overlap the amorphous silicon portion 61-2 to be the active layer.
이후, 발열도전충(63)에 소정의 전압을 인가하여 언급한 바와 같은 비정질 실리콘의 결정화를 진행한다.Thereafter, a predetermined voltage is applied to the exothermic conductive charge 63 to proceed with crystallization of amorphous silicon as mentioned above.
상기 실시예에서는 비정질 실리콘 박막(61) 상에 발열도전층(63)이 형성된 경우를 예로 하였지만, 발열도전층(63)의 줄열은 발열도전층에 접촉하는 비정질 실리콘(61) 뿐만 아니라, 그 주변부에도 전달된다. 따라서, 발열도전층(63)은 기판에 열을 공급하는 열공급원 기능을 하므로, 비정질 실리콘 박막(63)에 꼭 접촉시킬 필요는 없으며, 기판을 승온시킬 수만 있다면, 그 패턴과 위치에 제한을 받지 않는다.In the above embodiment, the case where the exothermic conductive layer 63 is formed on the amorphous silicon thin film 61 is taken as an example, but the Joule heat of the exothermic conductive layer 63 is not only amorphous silicon 61 in contact with the exothermic conductive layer, but also a peripheral portion thereof. Is also delivered. Therefore, since the heat generating conductive layer 63 functions as a heat source for supplying heat to the substrate, the heat generating conductive layer 63 does not have to be in contact with the amorphous silicon thin film 63, and as long as the substrate can be heated, the pattern and position are not limited. Do not.
도 7은 본 발명의 제 4 실시예에 따른 실리콘 박막의 결정화를 설명하기 위한 단면도이다. 본 발명의 제 4 실시예에서는 본 발명의 제 3 실시예와 같이, 전하운반자가 통과하는 통로면적의 크기에 의하여 제 1 저항체(R1)와 제 2 저항체(R2)를 결정한다. 다만, 본 발명의 제 4 실시예에서는 하나가 아닌 둘 이상의 저항층을 사용하여 제 1 저항체(R1)와 제 2 저항체(R2)를 정의하는 차이점이 있다.7 is a cross-sectional view illustrating crystallization of a silicon thin film according to a fourth exemplary embodiment of the present invention. In the fourth embodiment of the present invention, as in the third embodiment of the present invention, the first resistor R1 and the second resistor R2 are determined by the size of the passage area through which the charge carrier passes. However, in the fourth embodiment of the present invention, there is a difference in defining the first resistor R1 and the second resistor R2 by using two or more resistor layers instead of one.
기판(700) 상에 완충막(70)을 형성하고, 완충막(70) 상에 결정화시킬 비정질 실리콘 박막(71)을 형성한다. 이 후에, 비정질 실리콘 박막(71) 전면 상에 제 1 발열도전물질층(72)을 증착한다. 그 다음, 제 1 발열도전물질층(72) 상에 제 2 발열도전물질층(73)을 선택적으로 형성한다.A buffer film 70 is formed on the substrate 700, and an amorphous silicon thin film 71 to be crystallized is formed on the buffer film 70. Thereafter, the first exothermic layer 72 is deposited on the entire surface of the amorphous silicon thin film 71. Next, a second heat generating conductive material layer 73 is selectively formed on the first heat generating conductive material layer 72.
이 때, 제 1 저항체(R1)가 될 제 1 발열도전물질층 부분 상에 제 2 발열도전물질층(73)을 형성하고, 제 2 저항체(R2)가 될 제 1 발열도전물질층 부분은 그대로 노출시킨다. 본 발명의 제 4 실시예에서는 제 2 발열도전물질층(73)의 유무에 의하여 전하운반자의 통로면적의 크기를 조절하여 제 1 저항체(R1)과 제 2 저항체(R2)를 결정한다.At this time, the second heating conductive material layer 73 is formed on the portion of the first heating conductive material layer to be the first resistor R1, and the portion of the first heating conductive material layer to be the second resistor R2 is left as it is. Expose In the fourth embodiment of the present invention, the first resistor R1 and the second resistor R2 are determined by adjusting the size of the passage area of the charge carrier according to the presence or absence of the second heat generating conductive material layer 73.
활성층이 될 비정질 실리콘 부분(71-2)에 줄열을 집중적으로 공급해야 되므로 그 상부에 상대적으로 고저항을 가지는 제 2 저항체(R2)를 위치시킨다. 그리고, 활성층이 되지 않을 비정질 실리콘 부분(71-1) 상에 제 2 발열도전물질층(73)을 형성함으로써 상대적으로 저저항을 가지는 제 1 저항체를 위치시킨다.Since the Joule heat must be intensively supplied to the amorphous silicon portion 71-2 to be the active layer, the second resistor R2 having a relatively high resistance is positioned on the upper portion thereof. Then, by forming the second heat generating conductive material layer 73 on the amorphous silicon portion 71-1 that will not become the active layer, the first resistor having a relatively low resistance is positioned.
이후, 본 발명의 제 3 실시예와 동일하게 발열도전층(71)(73)에 소정의 전압을 인가하여 비정질 실리콘의 결정화를 진행한다.Thereafter, similarly to the third embodiment of the present invention, a predetermined voltage is applied to the exothermic conductive layers 71 and 73 to crystallize amorphous silicon.
본 발명은 상술한 바와 같이, 본 발명은 제 1 저항크기보다 큰 제 2 저항크기를 가지는 저항영역을 활성층이 될 비정질 실리콘 부분의 근접한 곳에 위치시켜 줄열을 집중적으로 공급한다. 따라서, 기판 전체에 열을 균일하게 공급하는 경우보다 적은 전력량으로도 동일한 목적 즉, 활성층부분만을 결정화하는 것을 달성할 수 있는 장점이 있다. 또한, 발열도전층의 줄열을 집중적으로 공급하여 활성층이 될 비정질 실리콘 부분만 결정화를 진행하므로 실리콘 결정화 시간을 크게 단축시킬 수 있다. 또한, 본 발명은 기판 전체가 아닌 국부적인 부분에만 줄열을 공급하므로 기판이 손상되는 경우도 없다.As described above, the present invention intensively supplies joule heat by placing a resistance region having a second resistance size larger than the first resistance size in the vicinity of an amorphous silicon portion to be an active layer. Accordingly, there is an advantage in that the same purpose, that is, crystallization of only the active layer portion can be achieved even with a smaller amount of power than when heat is uniformly supplied to the entire substrate. In addition, since the Joule heat of the exothermic conductive layer is intensively supplied, only the amorphous silicon portion to be the active layer is crystallized, thereby greatly reducing the silicon crystallization time. In addition, the present invention supplies Joule heat only to the localized portion of the substrate, not the entire substrate, so that the substrate is not damaged.
본 발명은 제시된 실시예 뿐만이 아니라, 첨부된 특허청구범위 및 언급한 상술부분을 통하여 다양한 실시예로 구현될 수 있으며, 동업자에 의하여 다양한 방식으로 적용될 수 있다.The present invention can be implemented in various embodiments through the appended claims and the above-mentioned parts as well as the presented embodiments, and can be applied in various ways by its partners.
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