KR100288076B1 - 버티컬웨지형에미터를구비하는전계방출소자의형성방법 - Google Patents

Abstract

본 발명은 버티컬 웨이형 에미터를 구비하는 전계방출소자의 제조방법에 관한 것으로, 특히 하부기판을 유리로 하고, 저온 박막공정으로 버티컬 웨지형 에미터를 제조함에 의해 소자의 대면적화를 이룰 수 있고, 에미터와 게이트간의 거리를 포토리소그라피 공정을 이용하지 않고도 비정질실리콘의 증착두께에 따라 조정할 수 있으며, 동시에 저항층도 형성할 수 있는 기술이다.

Description

버티컬 웨지형 에미터를 구비하는 전계방출소자의 형성방법

본 발명은 버티컬 웨지형 에미터(vertical wedge emitter)를 구비하는 전계방출소자(Field Emission Display; 이하 FED라 칭함)의 제조방법에 관한 것으로서, 특히 유리기판을 사용하여 저온 박막공정으로 대면적화를 이룰 수 있는 버티컬 웨지형 에미터를 구비하는 전계방출소자의 제조방법에 관한 것이다.

일반적으로 전계 방출소자는 팁의 날카로운 부분에 전계가 집중되는 현상을 이용하여 비교적 낮은 전압, 예를 들어 5∼10kV 정도의 전압을 인가하여 터널효과에 의한 냉전자를 방출시키는 소자로서, 이를 이용하여 형성되는 FED는 CRT의 고선명성과 액정표시장치(liquid crystal display; 이하 LCD라 칭함)의 경박형의 장점을 모두 갖추고 있어 차세대 표시장치로서 주목받고 있다.

특히 FED는 경박형의 제작이 가능할 뿐만 아니라, LCD의 결정적인 단점인 공정수율, 제조단가 및 대형화의 문제점들을 해결할 수 있다.

종래기술에 따른 박막형 전계방출표시소자로서, 제조방법 및 재료선택이 용이하여 실리콘을 기판 및 전극으로 사용하는 소자가 주목받고 있는데, 이러한 실리콘소자는 실리콘기판상에 다결정실리콘으로된 캐소드 팁을 질화막 패턴을 식각 마스크로 사용한 습식식각방법으로 형성하고, 전면에 산화막과 금속막을 도포하고, 상기의 질화막 패턴을 리프트 오프(lift off) 방법으로 제거하여 상기의 캐소드와 절연된 게이트를 구성하는 방법을 사용하였다.

이하에서는 종래의 버티컬 웨지형 에미터를 구비하는 FED의 제조공정 기술에 대해 첨부 도면을 참조하여 설명한다.

도 1a 내지 도 1f 는 종래의 방법에 따라 실리콘 기판을 이용하여 버티컬 웨지형 에미터를 구비하는 전계방출소자의 제조공정단계를 도시한 단면도이다.

먼저, 실리콘 기판(1) 상부에 절연막으로 실리콘 산화막(3)을 형성하고, 그 상부에 케이트 메탈로 SiN막(5)과 TiN막(7)을 차례로 형성한다.

이때 상기 실리콘산화막(3)은 플라즈마 유도 화학기상증착법(Plama Enhanced Chemical Vapor Deposition; 이하 PE CVD라 칭함) 법으로 약 1㎛의 두께로 형성하며, 상기 SiN막(5)과 TiN막(7)은 각각 1000∼1500Å 두께로 형성한다. (도 1a 참조).

다음 이온성 반응식각(Reactive Ion Etching; 이하 RIE 라 칭함)으로 상기 TiN막(7), SiN막(5) 그리고 실리콘 산화막(3)을 선택적으로 차례로 식각하여 약 1.0㎛ 크기의 홀(9)을 형성한다. (도 1b 참조).

상기 홀(9) 내부와 전체구조 상부에 비정질실리콘층(11)을 CVD법으로 2500∼3,000Å두께로 증착한 후, 상기 비정질실리콘층(11)의 상부에 다시 TiN 금속층(13)을 300∼500Å 두께로 증착시킨다. (도 1c 참조).

전체구조 상부에 소정금속 예컨데, W층(15)을 일정두께 이상 증착하여 상기 홀(9)의 내부를 채운다.(도 1d 참조).

다음 화학-기계적 연마(Chemical-Mechanical Polishing; 이하 CMP라 칭함) 방법으로 상부면을 평탄화시키되, 상기 비정질실리콘층(11)이 드러나기 까지 진행한다.(도 1e 참조).

그 후 상기 홀(9) 내부에 채운 금속 즉, W층(15)을 약간의 깊이만큼 식각하여 제거한다. 이때 노출된 상기 비정질 폴리실리콘층(11)도 일정깊이로 제거된다.(도 1f 참조).

다음 잔류하여 노출된 상기 비정질 실리콘층(11)을 제거하고, 절연막(3)을 식각할 수도 있다.

이상 상기와 같은 종래의 공정단계에 의해 제조되는 버티컬 웨지형 에미터를 구비하는 전계방출소자의 형성방법은 공정이 매우 복잡하고, 고온공정에서 공정이 진행되며, 유리기판을 사용하는 것이 어려우므로 소자의 대면적화가 어려운 문제점이 있다.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 유리기판을 사용하여 저온 박막공정으로 대면적화를 이룰 수 있는 버티컬 웨지형 에미터를 구비하는 전계방출표시 소자의 제조방법을 제공함에 있다.

도 1a 내지 도 1f는 종래의 방법에 따른 버티컬 웨지형 에미터를 구비하는 전계방출소자의 제조공정단계를 도시한 단면도

도 2a 내지 도 2e는 본 발명의 방법에 따른 버티컬 웨지형 에미터를 구비하는 전계방출소자의 제조공정단계를 도시한 단면도

<도면의 주요 부분에 대한 부호의 설명>

1,21 : 하부기판(실리콘 또는 유리) 3,23 : 절연막

5 : SiN막 7,13 : TiN 막

9,26: 홀(o le) 11 : 비정질 실리콘층

15 : W층 25 : 게이트 메탈층

27 : 과다 도핑된 비정질실리콘층 29 : 제1메탈층(W)

31 : 제1메탈층(Al)

상기와 같은 목적을 달성하기 위한 본 발명의 전계방출표시 소자의 제조방법은,

유리 기판 상부에 소정두께의 절연막을 형성하는 단계와,

상기 절연막 상부에 게이트 메탈을 형성하는 단계와,

상기 게이트 메탈과 상기 절연막을 식각하여 소정크기의 홀을 형성하는 단계와,

상기 홀의 내부에 비정질실리콘을 소정두께로 증착하는 단계와,

상기 비정질실리콘층의 상부에 제 1 메탈을 소정두께로 증착시킨 후, 상기 홀의 빈 공간 내부를 제 2 메탈로 채우는 단계와,

CMP 법으로 상기 구조의 상부면, 즉 상기 제2 메탈과 제 1 메탈층을 평탄화시키되, 상기 비정질실리콘층이 드러나기 까지 진행하는 단계와,

상기 홀 내부에 채워진 제 2 메탈의 상부 소정깊이를 식각하여 제거하는 단계와,

노출된 비정질실리콘을 제거하는 단계와,

노출된 상기 절연막을 식각하여 버티컬 웨지형 에미터를 완성하는 단계로 구성되는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 버티컬 웨지형 에미터를 구비하는 전계방출소자의 제조방법에 대해 상세히 설명하기로 한다.

도 2a 내지 도 2e는 본 발명의 방법에 따른 버티컬 웨지형 에미터를 구비하는 전계방출소자의 제조공정단계를 도시한 단면도이다.

먼저, 유리 기판(21) 상부에 절연막으로 실리콘 산화막(3)을 형성하고, 그 상부에 케이트 메탈층(25)을 형성한다. 이때 상기 실리콘산화막은 PECVD법으로 약 0.5∼1.5㎛ 의 두께로 형성하며, 상기 메탈층(25)은 1000∼1500Å두께로 형성한다.

그 후 이온성 반응식각(Reactive Ion Etching; 이하 RIE 라 칭함)으로 상기 메탈층(25)과 실리콘 산화막(23)을 선택적으로 차례로 식각하여 약 0.8∼1.0㎛크기의 홀(26)을 형성한다.(도 2a 참조)

다음 상기 구좀의 전표면에 과다 도핑된(heavy-doped) 비정질실리콘(27)을 CVD법으로 2500∼3,000Å 두께로 증착하여 올린다.

이때 상기 비정질실리콘(27)의 증착 두께가 에미터와 게이트간의 거리가 결정되므로 증착두께가 매우 중요하다.

다음 상기 비정질실리콘층(27)의 상부에 제1메탈층(29)을 CVD 법으로 1000∼1500Å 두께로 증착시킨 후, 상기 홀(26)의 빈 공간 내부에 다시 제 2 메탈층(29)으로 채운다.

이때 제1메탈층(29)로 W으로, 상기 제2메탈층(31)은 AI 금속을 이용한다. (도 2b 참조)

다음 CMP법으로 상기 구조의 상부면, 즉 제2메탈층(31)과 제1메탈층(29)을 평탄화시키되, 상기 비정질실리콘층(27)이 드러나기 까지 진행한다.

그리고 상기 홀(26) 내부에 채운 금속 즉, AI 금속층(31)을 약간의 깊이만큼식각하여 제거한다. 이때 노출된 상기 비정질실리콘층(27)도 일부 제거되며, 또한 상기 AI 금속층(31)을 너무 많이 제거하게 될 경우 이후 형성된 에미터 메탈이 바로서지 못하게 되므로 주의를 기울여야 한다.(도2c 참조).

다음 노출된 잔류 비정질실리콘(27)을 식각하고(도 2d 참조), 상기 비정질실리콘(27)이 제거된 부위의 측면에 위치한 절연막인 실리콘 산화막(23)을 식각하여 버티컬 웨지형 에미터를 완성한다.(도2e 참조).

이상 상술한 바와 같이, 본 발명의 방법에 따라 하부기판을 유리로 하고, 저온 박막공정으로 버티컬 웨지형 에미터를 제조함에 의해 소자의 대면적화를 이룰수 있고, 에미터와 게이트간의 거리를 포토리소그라피 공정을 이용하지 않고도 비정질실리콘의 증착두께에 따라 조정할 수 있으며, 동시에 저항층도 형성할 수 있다.

Claims (7)

1. 유리 기판 상부에 소정두께의 절연막을 형성하는 단계와,

   상기 절연막 상부에 게이트 메탈층을 형성하는 단계와,

   상기 게이트 메탈과 상기 절연막을 선택적으로 순차 식각하여 소정크기의 홀을 형성하는 단계와,

   상기 구조의 전표면에 비정질실리콘층과 제1메탈층을 순차적으로 소정두께로 증착시킨 후, 상기 홀의 빈 공간 내부를 제2메탈층으로 채우는 단계와,

   상기 비정질실리콘층이 드러나기 까지 CMP 법으로 상기 제2메탈층과 제1메탈층을 순차적으로 제거하여 평탄화시키는 단계와,

   상기 홀 내부에 채워진 제2메탈층의 상부 소정깊이를 식각하여 제거하는 단계와,

   노출된 비정질실리콘층을 제거하는 단계와,

   상기 홀을 통하여 노출된 상기 절연막을 수평 방향으로 식각하여 버티컬 웨지형 에미터를 완성하는 단계로 구성되는 것을 특징으로 하는 버티컬 웨지형 에미터를 구비한 전계방출 에미터의 제조방법.
2. 제1항에 있어서,

   전계방출표시 소자의 제조방법에 있어서,

   상기 절연막은 PECVD 법으로 형성하는 것을 특징으로 하는 버티컬 웨지형 에미터를 구비한 전계방출 에미터의 제조방법.
3. 제1항 또는 제 2항에 있어서,

   상기 절연막의 증착두께는 0.5∼1.5㎛로 하는 것을 특징으로 하는 버티컬 웨지형 에미터를 구비하 전계방출 에미터의 제조방법.
4. 제1항에 있어서,

   상기 홀의 크기는 0.8∼1.0㎛ 인 것을 특징으로 하는 버티컬 웨지형 에미터를 구비하 전계방출 에미터의 제조방법.
5. 제1항에 있어서,

   상기 비정질실리콘은 과다 도핑된(heavy-doped) 비정질실리콘인 것을 특징으로 하는 버티컬 웨지형 에미터를 구비하 전계방출 에미터의 제조방법.
6. 제1항에 있어서,

   상기 비정질실리콘 증착시 CVD 법을 이용하여 2500∼3,000Å 두께로 증착하는 것을 특징으로 하는 버티컬 웨지형 에미터를 구비하 전계방출 에미터의 제조방법.
7. 제1항에 있어서,

   상기 제 1 메탈로 W을, 상기 제 2메탈로 AI 금속을 사용하는 것을 특징으로 하는 버티컬 웨지형 에미터를 구비하 전계방출 에미터의 제조방법.

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