KR100258062B1 - 모스 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 모스 트랜지스터의 제조방법을 개시한다. 개시된 본 발명은, 기판 상부로 소정의 높이를 갖는 필드 산화막에 의하여 소자 영역이 구축된 반도체 기판을 제공하는 단계와, 상기 반도체 기판의 게이트 전극 예정 영역에 트랜치를 형성하는 단계와, 상기 소자 영역에 게이트 산화막, 게이트 전극용 폴리실리콘막, 난반사 방지용 산화 질화막을 순차적으로 적층하는 단계와, 상기 산화 질화막, 폴리실리콘막 및 산화 질화막을 상기 트랜치 부분에만 존재하도록 패터닝하여, 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측벽에 산화막으로 된 스페이서를 형성하는 단계와, 난반사 방지용 산화 질화막을 선택적으로 제거하는 단계와, 결과물 상부에 전이 금속막과 실리콘 제공층을 순차적으로 적층하는 단계와, 반도체 기판을 열처리 하여, 결과물 표면에 실리사이드막을 형성하는 단계와, 상기 실리사이드막상부에 절연막을 증착하는 단계와, 상기 필드 산화막 상부의 실리사이드막 및 스페이서 상부의 실리사이드막이 노출되도록 절연막을 제거하는 단계 및 상기 노출된 실리사이드막을 제거하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 모스 트랜지스터의 제조방법에 관한 것으로, 보다 구체적으로는, 모스 트랜지스터의 게이트 전극 상부와 접합 영역 상부에 실리사이드막을 구비한 모스 트랜지스터의 제조방법에 관한 것이다.
최근 많은 반도체 소자에서 실리사이드층막은, 모스 트랜지스터의 접촉 저항을 감소시키기 위하여 많이 이용된다. 이러한 실리사이드막으로는 CoSi2, PtSi, Pd2Si, NiSi, TiSi2, MoSi2이 있으며, 그중 TiSi2(이하 티타늄 실리사이드막)는 면저항 측면, 형성방법의 용이성, 접착성, 기계적 강도, 낮은 응력 면에서 매우 좋은 특성을 갖는다.
이러한 티타늄 실리사이드막을 이용한 종래의 모스 트랜지스터 형성방법이 미국특허 제 5,322,809 호에 개재되어 있다.
이 기술은 먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1)의 소정 부분에 공지의 방식에 의하여 필드 산화막(2)이 형성된다. 이어서, 반도체 기판(1) 상부에 게이트 산화막(3), 도핑된 폴리실리콘막(4) 및 난반사 방지용 산화막(5)이 순차적으로 증착된다음, 난반사 방지용 산화막(5), 도핑된 폴리실리콘막(4) 및 게이트 산화막(3)이 소정 부분 식각되어, 게이트 전극(G)이 형성된다. 이어서, 게이트 전극(G)의 양측에는 산화막(5)과 식각 선택비가 상이한 물질 예를들어, 실리콘 질화막으로 스페이서(6)를 형성한다. 그후, 스페이서(6) 외측의 반도체 기판(1)에 불순물(반도체 기판과 반대 타입을 갖는 불순물)이 이온 주입되어, 접합 영역(7)이 형성된다.
그리고나서, 도 1b에 도시된 바와 같이, 접합 영역(7) 상부에는, 이후의 공정들에 의한 접합 영역(7)의 유실을 방지하기 위하여, 8 내지 40Å 두께의 질화막(8)이 형성된다.
그후, 도 1c에 도시된 바와 같이, 게이트 전극(G)상부 즉, 도핑된 폴리실리콘(4) 상부에 존재하는 난반사 방지용 산화막(5)은 증기 상태의 HF를 이용하여, 제거된다. 이때, 접합 영역(7) 상부의 보호막 및 스페이서(6)는 질화막으로 이루어지므로, HF에 의하여 유실되지 않는다.
도 1d에 도시된 바와 같이, 결과물 상부에 티타늄 금속막(Ti:9)이 스퍼터링 방식에 의하여 형성된다.
그후, 도 1e에 도시된 바와 같이, 반도체 기판 결과물은 소정의 온도에서 열공정이 진행되어, 티타늄 금속막과 실리콘 물질로 된 부분에는 반응이 일어나, 실리사이드막(10)이 형성된다. 즉, 접합 영역(7) 상부 및 게이트 전극(G) 상부에 실리사이드막(10)이 형성되고, 실리콘 질화막으로 된 스페이서(6) 상부에는 실리사이드가 형성되지 않는다. 이때, 접합 영역(7) 상부에 실리콘 질화막으로 된 보호막이 피복되어 있더라도, 박막이므로 이부분에서는 실리사이드막이 용이하게 형성된다. 그후, 반응되지 않은 티타늄 금속막이 공지의 방식으로 제거되어, 실리사이드막을 구비한 모스 트랜지스터가 완성된다.
그러나, 상기와 같은 티타늄 실리사이드막을 구비한 모스 트랜지스터는 다음과 같은 문제점을 지닌다.
먼저, 게이트 전극(G) 상부에 실리사이드막을 용이하게 형성하기 위하여, 난반사 방지용 산화막(5)을 HF로 제거하는 과정에서, 산화막 성분으로 된 필드 산화막이 동시에 제거된다. 이로 인하여, 소자간의 절연을 확보하기 어렵게 되는 문제점이 발생된다.
또한, 게이트 전극(G) 측벽에 형성되면서 게이트 전극(G) 상의 실리사이드막(10)과 접합 영역(7)상의 실리사이드막(10)을 절연시키는 스페이서(6)는, 상기 난반사 방지용 산화막(5)의 제거시 유실되지 않도록 종래에는 실리콘 질화막으로 형성된다. 하지만, 실리콘 질화막으로 된 스페이서(6)와 게이트 산화막(3)간의 막간 응력차에 의하여, 게이트 산화막(3)이 손상되거나 파괴되어, 소자의 신뢰성에 치명적인 문제점을 유발한다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 필드 산화막의 유실을 방지하여, 소자 영역간의 절연 특성을 확보할 수 있는 모스 트랜지스터의 제조방법을 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은, 게이트 산화막의 파괴를 방지하여 모스 트랜지스터의 신뢰성을 확보할 수 있는 모스 트랜지스터의 제조방법을 제공하는 것이다.
도 1a 내지 도 1e는 종래 기술에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 도면.
도 2a 내지 도 2i는 본 발명에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 도면.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 필드 산화막
13 : 트랜치 14 : 게이트 산화막
15 : 폴리실리콘막 16 : 난반사 방지막
17 : 스페이서 18 : 접합 영역
19 : 전이 금속막 20 : 비정질 실리콘막
21, 22: 실리사이드막 23 : 절연막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 기판 상부로 소정의 높이를 갖는 필드 산화막에 의하여 소자 영역이 구축된 반도체 기판을 제공하는 단계; 상기 반도체 기판의 게이트 전극 예정 영역에 트랜치를 형성하는 단계; 상기 소자 영역에 게이트 산화막, 게이트 전극용 폴리실리콘막, 난반사 방지용 산화 질화막을 순차적으로 적층하는 단계; 상기 산화 질화막, 폴리실리콘막 및 산화 질화막을 상기 트랜치 부분에만 존재하도록 패터닝하여, 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측벽에 산화막으로 된 스페이서를 형성하는 단계; 난반사 방지용 산화 질화막을 선택적으로 제거하는 단계; 결과물 상부에 전이 금속막과 실리콘 제공층을 순차적으로 적층하는 단계; 반도체 기판을 열처리 하여, 결과물 표면에 실리사이드막을 형성하는 단계; 상기 실리사이드막상부에 절연막을 증착하는 단계; 상기 필드 산화막 상부의 실리사이드막 및 스페이서 상부의 실리사이드막이 노출되도록 절연막을 제거하는 단계; 및 상기 노출된 실리사이드막을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 난반사 방지막을 산화질화막으로 형성하고, 스페이서를 산화막으로 형성하여, 난반사 방지막 제거시, 스페이서 및 필드 산화막의 유실이 방지된다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2i는 본 발명에 따른 실리사이드를 갖는 모스 트랜지스터의 제조방법을 설명하기 위한 각 제조 공정별 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(11) 예를들어, 실리콘 기판상에 공지의 LOCOS(local oxide silicon) 방식으로, 필드 산화막(12)이 형성된다. 이 필드 산화막(12)은 기판(11) 표면으로 부터 소정의 높이(a)를 갖는다. 그리고 나서, 필드 산화막(12)으로 한정된 소자 영역 중, 게이트 전극 예정 영역이 노출되도록 레지스트 패턴(도시되지 않음)이 형성되고, 노출된 게이트 전극 예정 영역에 행당되는 반도체 기판을 소정 깊이 예를들어, 2000 내지 4000Å의 두께로 식각하여, 트랜치(13)를 형성한다.
그 다음으로, 도 2b에 도시된 바와 같이, 트랜치(13)이 형성된 반도체 기판(11) 상부에 게이트 산화막(14), 불순물이 도핑된 게이트 전극용 폴리실리콘막(15), 난반사 방지막(16)이 순차적으로 형성된다. 여기서, 상기 게이트 전극용 폴리실리콘막(15)는 트랜치가 매립될 정도의 두께로 증착됨이 바람직하다. 이때, 본 실시예에 따른 난반사 방지막(16)은 종래와 달리 산화 질화막으로 형성한다. 또한, 상기 게이트 전극용 폴리실리콘막(15)의 두께(a)는 필드 산화막(12)이 반도체 기판(11) 표면으로부터 돌출된 높이(a)와 동일하도록 한다. 여기서, 난반사 방지막(16)은 이후에 진행되어질 식각 공정시, 폴리실리콘막의 난반사를 방지하여, 원하는 형태의 게이트 전극을 형성하기 위함이다.
도 2c에 도시된 바와 같이, 난반사 방지막(16), 폴리실리콘막(15), 게이트 산화막(14)은 게이트 전극 예정 영역, 즉, 트랜치 부분에만 존재되도록 소정 부분 식각되어, 게이트 전극(G1)이 형성된다. 그후, 게이트 전극(G1)의 양측벽에 공지의 방식으로, 스페이서(17)가 형성된다. 여기서, 스페이서(17)는 종래와 달리 산화막으로 형성된다. 그리고나서, 스페이서(17) 외측에 반도체 기판(11)과 반대 타입의 불순물이 이온 주입되어, 접합 영역(18)이 형성된다.
도 2d를 참조하여, 약 150 내지 175℃의 온도를 갖는 인산 용액에 상기 결과물이 침적되어, 난반사 방지막(16)인 산화 질화막이 선택적으로 제거된다.
그리고나서, 도 2e에 도시된 바와 같이, 전체구조물 상부에 소정 두께의 전이 금속막(19) 예를들어, Ti막과 실리콘 제공층으로서의 비정질 실리콘막(20)이 순차적으로 적층된다. 이와같이, 전이 금속막을 사이에 두고 실리콘계열의 층이 배치되면, 전이 금속막과 반도체 기판만이 반응하여 실리사이드가 형성될때의 기판 손실율보다 기판 손실율이 약 1/2 정도 낮으므로, 상대적으로 얇은 실리사이드막을 갖는 얕은 접합이 형성된다. 즉 전이 금속막내의 원자가 기판내로 확산되는 것을 억제하면서 실리사이드를 형성할 수 있게 한다.
이어서, 도 2f에 도시된 바와 같이, 결과물은 소정의 온도에서 열처리되어, 전이 금속막(19)과 반도체 기판(11), 폴리실리콘막(15) 및 비정질 실리콘막(20)이 반응된다. 따라서, 전이 금속막(19)과 비정질 실리콘막(20)이 반응된 부분에서 실리사이드막(21,22)이 형성된다. 여기서, 실리사이드막(21)은 게이트 전극(G)과 접합 영역(18) 상에 형성되는 실리사이드막이고, 실리사이드막(22)은 산화막 영역 상부에 형성되는 실리사이드막이다. 그후, 실리사이드막(21,22)이 형성된 결과물 상부에 막질이 우수한 절연막 예를들어, TEOS막(23)이 7000 내지 9000Å 두께로 증착된다. 여기서, 접합 영역(18) 상에 형성되는 실리사이드막(21)의 두께는, 상기 전이 금속막(19)의 상하에 실리콘막이 존재하므로, 종래보다 얇게 형성할 수 있다.
그후, 도 2g에 도시된 바와 같이, TEOS막(23)은 화학적 기계적 연마 방식에 의하여, 상기 실리사이드막(22)의 최상단 표면이 노출되도록 제거된다. 이때, 상기에서 폴리실리콘막(15)을 필드 산화막(12)의 돌출된 높이 만큼으로 증착하였던 것은, 상기의 화학적 기계적 연마 공정의 재현성을 확보하기 위한 것이다. 즉, 폴리실리콘막(15)의 두께가 너무 두꺼우면, 접합 영역(18) 상부에 TEOS막(23)이 비교적 두껍게 남고, 필드 산화막의 돌출된 높이보다 얕게 형성되면 필드 산화막이 일부 유실될 수도 있기 때문이다.
그리고나서, 도 2h에서와 같이, 상기 TEOS막(23)은 필드 산화막(12) 상부의 실리사이드막(22)이 노출될때까지, CF4,CHF3,Ar 플라즈마 에치백된다.
끝으로, 노출된 실리사이드막(22)이 Cl2플라즈마 식각 가스에 의하여, 선택적으로 제거된다. 따라서, 접합 영역(18) 상에 형성된 실리사이드막과 게이트 전극(G1) 상부에 존재하는 실리사이드막(22)은 단절된다.
본 발명은 상기한 실시예에만 한정되는 것만은 아니다.
본 발명에서는 전이 금속막을 Ti 금속막을 예를들어 설명하였지만, 그 밖에도 여러 가지 전이 금속막을 이용할 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 난반사 방지막을 산화질화막으로 형성하고, 스페이서를 산화막으로 형성하여, 난반사 방지막 제거시, 스페이서 및 필드 산화막의 유실이 방지된다.
또한, 스페이서를 산화막으로 형성하므로서, 게이트 산화막에 스트레스를 인가하지 않게 된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (7)
- 기판 상부로 소정의 높이를 갖는 필드 산화막에 의하여 소자 영역이 구축된 반도체 기판을 제공하는 단계;상기 반도체 기판의 게이트 전극 예정 영역에 트랜치를 형성하는 단계;상기 소자 영역에 게이트 산화막, 게이트 전극용 폴리실리콘막, 난반사 방지용 산화 질화막을 순차적으로 적층하는 단계로, 상기 게이트 전극용 폴리실리콘막을 상기 트랜치가 매립될 정도로 증착하는 단계;상기 산화 질화막, 폴리실리콘막 및 산화 질화막을 상기 트랜치 부분에만 존재하도록 패터닝하여, 게이트 전극을 형성하는 단계;상기 게이트 전극 양측벽에 산화막으로 된 스페이서를 형성하는 단계;난반사 방지용 산화 질화막을 선택적으로 제거하는 단계;결과물 상부에 전이 금속막과 실리콘 제공층을 순차적으로 적층하는 단계;반도체 기판을 열처리 하여, 결과물 표면에 실리사이드막을 형성하는 단계;상기 실리사이드막 상부에 절연막을 증착하는 단계;상기 필드 산화막 상부의 실리사이드막 및 스페이서 상부의 실리사이드막이 노출되도록 절연막을 제거하는 단계; 및상기 노출된 실리사이드막을 제거하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 트랜치의 깊이는 2000 내지 4000Å인 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 게이트 전극용 폴리실리콘막의 두께는 상기 필드 산화막의 기판 표면으로부터 돌출된 높이와 동일한 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 실리콘 제공층은 비정질 실리콘막인 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 4 항에 있어서, 상기 절연막은 TEOS 막인 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 5 항에 있어서, 상기 TEOS 막의 두께는 약 7000 내지 9000Å인 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 필드 산화막 상부의 실리사이드막 및 스페이서 상부의 실리사이드막이 노출되도록 절연막을 제거하는 단계는, 상기 실리사이드막의 최상단이 노출되도록 절연막을 화학적 기계적 연마하는 단계와, 상기 필드 산화막 상부 및 스페이서 상부의 실리사이드막이 충분이 노출되도록 에치백하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970057971A KR100258062B1 (ko) | 1997-11-04 | 1997-11-04 | 모스 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
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| KR1019970057971A KR100258062B1 (ko) | 1997-11-04 | 1997-11-04 | 모스 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990038308A KR19990038308A (ko) | 1999-06-05 |
| KR100258062B1 true KR100258062B1 (ko) | 2000-06-01 |
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ID=19524123
Family Applications (1)
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| KR1019970057971A KR100258062B1 (ko) | 1997-11-04 | 1997-11-04 | 모스 트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR100258062B1 (ko) |
-
1997
- 1997-11-04 KR KR1019970057971A patent/KR100258062B1/ko not_active IP Right Cessation
Also Published As
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|---|---|
| KR19990038308A (ko) | 1999-06-05 |
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