KR100238201B1 - Transistor having double spacer - Google Patents
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- 125000006850 spacer group Chemical group 0.000 title claims abstract description 114
- 150000004767 nitrides Chemical class 0.000 claims abstract description 42
- 238000000034 method Methods 0.000 claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims description 62
- 229910052751 metal Inorganic materials 0.000 claims description 36
- 239000002184 metal Substances 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 30
- 229910021332 silicide Inorganic materials 0.000 claims description 28
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 28
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 24
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 23
- 238000004519 manufacturing process Methods 0.000 claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 229920005591 polysilicon Polymers 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 18
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 11
- 229910052721 tungsten Inorganic materials 0.000 claims description 11
- 239000010937 tungsten Substances 0.000 claims description 11
- 239000002131 composite material Substances 0.000 claims description 10
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 9
- 238000011065 in-situ storage Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 6
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims 3
- 229910052719 titanium Inorganic materials 0.000 claims 3
- 230000003647 oxidation Effects 0.000 abstract description 12
- 238000007254 oxidation reaction Methods 0.000 abstract description 12
- 239000003990 capacitor Substances 0.000 abstract description 8
- 230000002542 deteriorative effect Effects 0.000 abstract description 4
- 230000005684 electric field Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 208
- 230000010354 integration Effects 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 210000003323 beak Anatomy 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 241000257303 Hymenoptera Species 0.000 description 1
- 229910008486 TiSix Inorganic materials 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical group [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 다층 게이트전극의 측면에 상,하로 형성된 2중 스페이서를 구비한다. 상기 2중 스페이서중 산화막으로 형성된 1차 스페이서는 다층 게이트전극의 제1 층인 제1 도전층의 측면을 일부 감싸는 형태이고 질화막으로 형성된 2차 스페이서는 상기 제1 스페이서가 형성된 부분을 제외한 상기 다층 게이트 전극의 나머지 측면을 감싸고 있다.The present invention includes a double spacer formed on the side of the multilayer gate electrode up and down. The primary spacer formed of the oxide layer among the double spacers is formed to partially cover the side surface of the first conductive layer, which is the first layer of the multilayer gate electrode, and the secondary spacer formed of the nitride film has the multilayer gate electrode except for the portion where the first spacer is formed. The rest of the side is enveloping.
이에 따라 상기 제1 스페이서로 인해 상기 다층 게이트 전극과 게이트 산화막사이의 양단에는 게이트 버즈 비크를 형성할 수 있고 이 과정에서 상기 다층 게이트전극의 나머지 측면산화는 방지할 수 있다. 아울러 게이트전극과 드레인사이의 오버랩 커패시턴스와 전기장의 세기를 줄여서 트랜지스터의 특성이 저하되는 것을 막을 수 있을 뿐만 아니라 트랜지스터의 소오스나 드레인영역에 커패시터나 비트라인 콘택을 자기정합적으로 형성할 수 있다.Accordingly, the gate spacer may be formed at both ends between the multilayer gate electrode and the gate oxide layer due to the first spacer, and in this process, the remaining side oxidation of the multilayer gate electrode may be prevented. In addition, the overlap capacitance between the gate electrode and the drain and the strength of the electric field may be reduced to prevent the transistor from deteriorating, and capacitors or bit line contacts may be formed in the source or drain region of the transistor.
Description
본 발명은 2중 스페이서를 구비하는 트랜지스터 및 그 제조방법에 관한 것으로서, 특히 게이트전극의 측면에 수직으로 형성된 2중 스페이서 를 구비하는 트랜지스터와 그 제조방법에 관한 것이다.The present invention relates to a transistor having a double spacer and a method of manufacturing the same, and more particularly to a transistor having a double spacer formed perpendicular to the side of the gate electrode and a method of manufacturing the same.
반도체기술의 급속한 발전을 계기로 반도체장치의 고 집적화는 빠른 속도로 진행되어 왔고 앞으로는 더욱 가속화될 전망이다. 반도체장치의 고 집적화는 디바이스의 소형화와 함께 제품의 경량화를 가져왔으며 더 넓고 새로운 기술영역을 펼치고 있다.With the rapid development of semiconductor technology, high integration of semiconductor devices has been progressed at a rapid pace and is expected to accelerate further. Higher integration of semiconductor devices has resulted in lighter products along with smaller devices, and is expanding into new and broader technological areas.
반면, 그 제조공정면에서는 작업이 더욱 미세해지고 정밀해지는등 복잡해지고 있다. 또한 웨이퍼상에 형성되는 각종 반도체소자 예컨대, 트랜지스터나 커패시터가 형성되는 영역은 집적화에 따라 더욱 작아지고 있다. 따라서 좁은 영역에 이와 같은 소자들은 형성하기 위해서는 각 소자를 구성하는 부분들(트랜지스터의 경우에는 게이트나 소오스 및 드레인)이 작아져야 하고 인접한 반도체소자들간의 간격도 기존보다 훨씬 작아져야 한다. 이러한 추세는 앞으로 반도체기술의 진보와 함께 더욱 심화될 것임은 명약관화하다.On the other hand, in terms of the manufacturing process, work is becoming more complicated and more precise. Moreover, the area | region in which the various semiconductor elements, for example, a transistor and a capacitor are formed on a wafer becomes smaller as integration becomes. Therefore, in order to form such devices in a narrow area, the parts constituting each device (gate, source, and drain in the case of transistors) must be small, and the spacing between adjacent semiconductor elements must be much smaller than before. It is clear that this trend will deepen with the advancement of semiconductor technology in the future.
반도체소자들의 각 구성부분이 작아짐에 따라 각 구성부분과 구성부분사이에서나 각 구성부분과 웨이퍼 또는 특정 물질층사이에 접촉되는 면적도 매우 작아진다.As each component of a semiconductor device becomes smaller, the area of contact between each component and between components or between each component and a wafer or a specific layer of material becomes very small.
반도체장치는 모든 장치가 그렇듯이 전원공급없이는 정상적으로 동작될 수가 없다. 고 집적화되어 반도체소자을 구성하는 각 구성부분의 접촉면적이 작아지고 있는 상황에서 반도체장치에 구동전원을 인가할 경우에는 전에 없었던 문제점들이 도출되고 있다. 그 한 예가 각 구성부분의 계면에서의 저항증가이다. 이러한 문제는 고 집적화 이전에는 문제가 되지 않았던 것들이다. 반도체장치에 구동전원이 인가되면, 결국 반도체소자을 통해서 전류가 흐르는데, 이러한 전류는 곧 전자의 이동이므로 반도체소자의 각 구성부분이 접촉되는 면적이 줄어들면 그 면적을 통과하는 전자의 단위면적당의 수 즉, 전자밀도가 작아지게 된다. 따라서 그 부분에서의 저항은 반도체장치의 동작속도에 영향을 미칠정도로 커지게 된다.As with all devices, a semiconductor device cannot operate normally without a power supply. When driving power is applied to a semiconductor device in a situation where the contact area of each component constituting the semiconductor element is highly integrated and has been reduced, problems which have not existed before have been derived. One example is increased resistance at the interface of each component. These problems did not matter before high integration. When the driving power is applied to the semiconductor device, a current flows through the semiconductor element, which is the movement of electrons, so if the area contacted by each component of the semiconductor element decreases, the number of electrons per unit area passing through the area is reduced. The electron density becomes small. Therefore, the resistance at that portion becomes large enough to affect the operation speed of the semiconductor device.
실제 반도제장치에서는 반도체소자의 각 구성부분의 계면에서의 저항증가에 따라 알. 씨 시간지연(RC time delay)이 종종 일어난다. 따라서 각 소자들의 계면에서의 저항을 감소시키기 위한 수단이 강구되고 있는데, 가까운 예는 모스 (M0S) 트랜지스터의 게이트 전극에서 찾아볼 수 있다. 고 집적화가 큰 이슈가 되지 않았을 때는 게이트전극을 단일 도전층으로 형성하여 공정의 단순화를 꾀하였다. 하지만, 상술한 바와 같이 고 집적화에 따른 반도체소자를 구성하는 각 부분의 계면에서의 저항감소를 위해 게이트전극을 비 저항이 낮은 물질을 사용하여 형성한다. 따라서 현재, 형성되는 대개의 게이트전극은 도핑된 실리콘층을 베이스로 하고 그 위에는 낮은 비 저항을 갖는 물질층 예컨대, 금속 실리사이드층(silicide layer)이 첨가된다.In the actual semiconductor device, the increase in resistance at the interface of each component of the semiconductor device is known. RC time delays often occur. Therefore, a means for reducing the resistance at the interface of each device is being taken. A close example can be found in the gate electrode of the MOS transistor. When high integration was not a major issue, the gate electrode was formed as a single conductive layer to simplify the process. However, as described above, the gate electrode is formed using a material having a low specific resistance to reduce the resistance at the interface of each part of the semiconductor device due to the high integration. Thus, at present, most of the gate electrodes formed are based on doped silicon layers, on which a layer of material having a low resistivity, for example, a metal silicide layer, is added.
반도체 메모리 장치의 경우에는 64 메가 디렘(MDRAM)을 제조할 때 부터 텅스텐 실리사이드층을 더 구비하는 다층 게이트전극을 채용하고 있으나, 텅스텐 실리사드층의 경우 비 저항이 30μΩcm∼70μΩcm 정도이지만, 급격한 고 집적화에 비추어 볼 때 상대적으로 높아서 1기가(G)급의 메모리 장치에 채용하기에는 어려움이 많다. 이에 따라 1G이상의 초 고집적 반도체 메모리 장치에서의 게이트전극에는 비 저항이 더 낮은 티타늄 실리사이트층(TiSix비저항 13μΩcm∼16μΩcm)을 채용한 TiSix/Poly Si구조의 게이트전극이 큰 관심을 모으고 있다.In the case of semiconductor memory devices, multi-layer gate electrodes including tungsten silicide layers have been adopted since the manufacture of 64 mega dirms (MDRAM). However, in the case of tungsten silicide layers, the specific resistance is about 30 μΩcm to 70 μΩcm, but the rapid integration In view of this, it is relatively high, and thus it is difficult to adopt a 1G memory device. Accordingly, a gate electrode of a TiSi x / Poly Si structure employing a titanium silicide layer (TiSi x resistivity 13 μΩcm to 16 μΩcm) having a lower specific resistance has attracted much attention as a gate electrode in an ultra-high density semiconductor memory device of 1G or more.
티타늄 실리사이드층을 채용한 다층구조의 게이트전극을 구비하는 종래 기술에 의한 트랜지스터 및 고 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 도 1은 종래 기술에 의한 반도체장치의 트랜지스터의 단면도이고, 도 2는 종래 기술에 의한 반도체장치의 트랜지스터의 게이트전극의 측면에 형성된 산화막을 나타낸 도면이다.A transistor according to the prior art having a multi-layered gate electrode employing a titanium silicide layer and a manufacturing method thereof will be described in detail with reference to the accompanying drawings. 1 is a cross-sectional view of a transistor of a semiconductor device according to the prior art, and FIG. 2 is a view showing an oxide film formed on the side of the gate electrode of the transistor of the semiconductor device according to the prior art.
도3 내지 도 5는 종래 기술에 의한 반도체장치의 트랜지스터 제조방법을 단계별로 나타낸 도면들이다.3 to 5 are diagrams illustrating step-by-step methods of manufacturing a transistor of a semiconductor device according to the prior art.
먼저, 도 1을 참조하여 종래 기술에 의한 반도체장치의 트랜지스터, 구체적으로는 게이트전극의 다층구조을 설명한다. 도 1을 참조하면, 종래 기술에 의한 반도체장치의 트랜지스터는 반도체소자가 형성되는 반도체기판(10)의 활성영역에 형성되는데, 반도체기판(10)에는 활성영역을 한정하는 비활성영역에 필드산화막(12)이 형성되어 있다. 필드산화막(12)은 얕은 트랜치 소자분리 공정에 의해 형성된 것이지만, 그 종류에는 제한하지 않는다. 즉, 반도체기판(10)을 국소적으로 열산화시켜 성장시킨 로코스(LOCOS)형일 지라도 무방하다.First, a multilayer structure of a transistor of a conventional semiconductor device, specifically a gate electrode, will be described with reference to FIG. Referring to FIG. 1, a transistor of a semiconductor device according to the related art is formed in an active region of a semiconductor substrate 10 on which a semiconductor element is formed, and the field oxide film 12 is formed in an inactive region defining an active region in the semiconductor substrate 10. ) Is formed. The field oxide film 12 is formed by a shallow trench isolation process, but is not limited thereto. That is, it may be a LOCOS type in which the semiconductor substrate 10 is locally grown by thermal oxidation.
계속해서 활성영역 상에는 케이트 산화막(14)이 형성되어 있고 게이트 산화막(14) 전면에는 3개층으로 구성된 게이트전극(16)과 게이트전극(16)측면을 감싸는 스페이서(18)가 형성되어 있다. 게이트전극(16)을 구성하는 3개층은 각각 반도체기판(10)으로부터 도전층(16a), 금속 실리사이드층(16b) 및 절연층(16c)이다. 도전층(16a) 은 도핑된 폴리실리콘층이고 금속 실리사이드층(16b)은 티타늄 실리사이드(TiSi)층이다. 그리고 절연막(16c)은 질화막(Si3N4)으로 형성된 것이고 스페이서(18)는 산화막으로 형성된 것이지만, 스페이서(18)를 질화막(Si3N4)으로 형성하여도 무방하나 게이트 버즈비크를 형성하는데 영향을 준다. 상세한 내용은 종래 기술에 의한 트랜지스터 제조방법을 기술할 때 설명한다. 이와 같은 구조의 게이트전극을 구비하는 종래 기술에 의한 반도체장치의 트랜지스터는 스페이서가 질화막으로 형성된 것이므로 후속 트랜지스터의 소오스 및 드레인 영역에 커패시터 콘택이나 비터라인 콘택을 형성할 경우에 층간절연막과 스페이서(18)사이의 식각선택비를 이용하여 자기정합적으로 형성할 수 있는 장점이 있다.Subsequently, a gate oxide film 14 is formed on the active region, and a gate electrode 16 composed of three layers and a spacer 18 surrounding the side surface of the gate electrode 16 are formed on the entire surface of the gate oxide film 14. The three layers constituting the gate electrode 16 are the conductive layer 16a, the metal silicide layer 16b, and the insulating layer 16c from the semiconductor substrate 10, respectively. The conductive layer 16a is a doped polysilicon layer and the metal silicide layer 16b is a titanium silicide (TiSi) layer. The insulating film 16c is formed of a nitride film (Si 3 N 4 ), and the spacer 18 is formed of an oxide film. However, the spacer 18 may be formed of a nitride film (Si 3 N 4 ). affect. Details will be described when describing the transistor manufacturing method according to the prior art. In the semiconductor device according to the related art having a gate electrode having such a structure, since the spacer is formed of a nitride film, the interlayer insulating film and the spacer 18 when the capacitor contact or the bitter line contact are formed in the source and drain regions of the subsequent transistor. There is an advantage that can be formed self-aligning by using the etching selectivity between.
한편, 핫 캐리어(hot carrier) 효과에 의한 트랜지스터의 특성저하를 막기 위하여, 게이트전극의 측면에 스페이서를 형성한 후에 결과물을 열산화시켜 반도쳬 기판과 게이트전극사이에 게이트 버즈비크(bird's beak)를 형성한다. 이렇게 하면, 게이트전극과 드레인사이에 오버랩(overlap) 커패시턴스(capacitance)를 줄일 수 있고 전장의 세기를 줄일 수 있다. 그런데, 상술한 바와 같은 구성을 갖는 게이트 전극을 구비하는 종래 기술에 의한 반도체장치의 트랜지스터는 게이트전극의 한 구성요소로서 티타늄 실리사이드층이 포함되어 있다. 티타늄 실리사이드층은 쉽게 산화되는 성질이 있어서, 게이트 버즈비크 형성과정에서 산화되어 스페이서와 티타늄 실리사이드층 사이에는 도 2에 도시한 바와 같이 두꺼운 산화막(20)이 형성된다. 이와 같은 산화막(20)은 스페이서를 리프팅(lifting)시키므로 트랜지스터의 특성저하를 피할 수가 없게 된다.On the other hand, in order to prevent the transistor from deteriorating due to the hot carrier effect, a spacer is formed on the side of the gate electrode, and the resultant is thermally oxidized to form a gate bird's beak between the semiconductor substrate and the gate electrode. Form. In this way, the overlap capacitance between the gate electrode and the drain can be reduced and the strength of the electric field can be reduced. However, the transistor of the semiconductor device according to the prior art having the gate electrode having the above-described configuration includes a titanium silicide layer as one component of the gate electrode. Since the titanium silicide layer is easily oxidized, a thick oxide film 20 is formed between the spacer and the titanium silicide layer as shown in FIG. Since the oxide film 20 lifts the spacer, deterioration of the characteristics of the transistor cannot be avoided.
다음으로 도 1에 도시된 종래 기술에 의한 반도체장치의 트랜지스터 제조방법을 도 3 내지 도 5를 참조하여 상세하게 설명한다.Next, a transistor manufacturing method of the semiconductor device according to the related art shown in FIG. 1 will be described in detail with reference to FIGS. 3 to 5.
도 3은 게이트전극을 한정하는 단계이다. 구체적으로 그 과정을 설명하면, 반도체기판(10)을 활성영역과 비활성영역으로 구분한다. 이를 위해 비 활성영역에는 필드산화막(12)을 형성한다. 필드산화막(12)의 형태는 어떤 형태로 형성하여도 무방하다. 이어서 반도체기판(10) 전면에 게이트 산화막(14)과 도전층(16a), 금속실리사이드층(16b) 및 절연막 (16c)을 순차적으로 형성한다. 도전층(16a)은 도핑된 폴리실리콘층으로 형성한다. 그리고 금속 실리사이드층(16b)은 티타늄(Ti) 실리사이드층으로 형성하고 절연막(16c)은 질화막으로 형성한다. 계속해서 활성영역에 포함되는 절연막(16c) 상에 절연막(16c)의 일부영역을 한정하는 포토레지스트 패턴(22)을 형성한다. 포토레지스트 패턴(22)에 의해 한정된 부분이 후 공정에서 게이트전극이 형성될 영역이고 포토레지스트 패턴(22)에 의해 한정된 절연막(16c)을 포함한 그 아래의 실리사이드층(16b)과 도전층(16a)이 일부 영역은 게이트전극을 형성하게 된다.3 is a step of defining a gate electrode. Specifically, the process will be described. The semiconductor substrate 10 is divided into an active region and an inactive region. To this end, the field oxide film 12 is formed in the inactive region. The field oxide film 12 may be formed in any form. Subsequently, the gate oxide film 14, the conductive layer 16a, the metal silicide layer 16b, and the insulating film 16c are sequentially formed on the entire surface of the semiconductor substrate 10. The conductive layer 16a is formed of a doped polysilicon layer. The metal silicide layer 16b is formed of a titanium silicide layer, and the insulating layer 16c is formed of a nitride film. Subsequently, a photoresist pattern 22 defining a partial region of the insulating film 16c is formed on the insulating film 16c included in the active region. The portion defined by the photoresist pattern 22 is a region where the gate electrode is to be formed in a later process, and the silicide layer 16b and the conductive layer 16a thereunder including the insulating film 16c defined by the photoresist pattern 22. This partial region forms a gate electrode.
도 4는 게이트전극(16)과 스페이서(18)를 형성하는 단계이다. 구체적으로는, 도 3에서 포토레지스트 패턴(22)을 마스크로 하여 절연막 (16c)의 전면을 이방성식각한다. 식각은 게이트 산화막(14)의 계면이 노출될 때 까지 실시한다. 이 결과 포토레지스트 패턴(22)으로 한정된 부분을 제외하고는 반도체기판(10)에서 절연막(16c), 실리사이드층(16b) 및 도전층(16a)이 순차적으로 제거된다. 이후 포토레지스트 패턴(도 3의 22)마저 제거하면, 도전층(16a), 실리사이드층(16b) 및 절연막(16c)으로 구성되는 다층 게이트전극(16)이 활성영역 상에 형성된다. 계속해서 다층 게이트전극(16)의 전면에 산화막(SiO2)을 형성한 다음, 그 전면을 이방성식각한다. 이 결과 다층 게이트전극(16)의 측면에는 산화막 스페이서(spacer:18)가 형성된다. 게이트 전극(16)의 측면에 형성되는 스페이서(18)는 산화막 대신 질화막(Si3N4)으로 형성할 수도 있다. 스페이서(18)를 어떤 물질로 형성하느냐에 따라 후속 게이트 버즈비크의 형성에 영향을 준다.4 is a step of forming the gate electrode 16 and the spacer 18. Specifically, in Fig. 3, the entire surface of the insulating film 16c is anisotropically etched using the photoresist pattern 22 as a mask. Etching is performed until the interface of the gate oxide film 14 is exposed. As a result, except for the portion defined by the photoresist pattern 22, the insulating film 16c, the silicide layer 16b, and the conductive layer 16a are sequentially removed from the semiconductor substrate 10. Thereafter, even the photoresist pattern 22 (refer to FIG. 3) is removed, a multilayer gate electrode 16 including the conductive layer 16a, the silicide layer 16b, and the insulating layer 16c is formed on the active region. Subsequently, an oxide film SiO 2 is formed on the entire surface of the multilayer gate electrode 16, and then the entire surface is anisotropically etched. As a result, an oxide spacer 18 is formed on the side of the multilayer gate electrode 16. The spacer 18 formed on the side of the gate electrode 16 may be formed of a nitride film Si 3 N 4 instead of an oxide film. The material of which the spacer 18 is formed affects the formation of subsequent gates of Burj Beek.
도 5를 참조하여 게이트전극(16)과 반도체기판(10) 사이에 게이트 버즈비크(24)를 형성하는 과정을 설명한다. 구체적으로는 상기 결과물을 일정온도에서 일정시간 산소분위기에서 열 산화시킨다. 이 결과 게이트전극(16)과 반도체기판(10)이 접하는 양단에는 게이트 버즈비크(24)가 형성된다. 아울러 활성영역의 기판상에도 얇은 산화막이 성장된다. 또한, 게이트전극(16)을 형성하는 다층요소의 하나인 금속 실리사이드층(16b)은 티타늄 실리사이드층으로 형성되는데, 상술한 바와 같이 티타늄 실리사이드층은 산화성이 높다. 따라서 열 산화시에 쉽게 산화되어 노출된 측면에 원하지 않은 산화막(20)이 형성된다. 이와 같은 산화막(20)은 스페이서(18)를 리프팅시키므로 트랜지스터의 특성이 저하되는 것을 막을 수 없게 된다.Referring to FIG. 5, a process of forming the gate buzz beak 24 between the gate electrode 16 and the semiconductor substrate 10 will be described. Specifically, the resultant product is thermally oxidized at a constant temperature in an oxygen atmosphere. As a result, gate buzz bees 24 are formed at both ends of the gate electrode 16 and the semiconductor substrate 10 in contact with each other. A thin oxide film is also grown on the substrate in the active region. In addition, the metal silicide layer 16b, which is one of the multilayer elements forming the gate electrode 16, is formed of a titanium silicide layer. As described above, the titanium silicide layer is highly oxidizable. Accordingly, an unwanted oxide film 20 is formed on the exposed side which is easily oxidized during thermal oxidation. Since the oxide film 20 lifts the spacer 18, it is impossible to prevent the transistor from deteriorating.
게이트 스페이서(18)가 질화막으로 형성되는 경우에는 후속 트랜지스터의 소오스 및 드레인 영역에 콘택홀을 형성하는 과정에서 자기정합적으로 콘택을 형성하는 측면에서는 바람직하나 열 산화공정에서 게이트 버즈비크의 형성이 어려워지는 문제가 있다.When the gate spacer 18 is formed of a nitride film, it is preferable in terms of forming a contact in a self-aligned manner in the process of forming contact holes in the source and drain regions of a subsequent transistor, but it is difficult to form a gate bird beak in a thermal oxidation process. There is a problem.
상술한 바와 같이 종래 기술에 의한 반도체장치의 트랜지스터 및 그 제조방법은 게이트 버즈비크를 형성하는 과정에서 게이트 전극의 금속 실리사이드층이 산화되어 스페이서를 리프팅시키기 때문에 정상적으로 게이트 비즈비크를 형성할 수가 없다. 따라서 핫 캐리어 효과에 의한 트랜지스터의 특성이 저하되는 것을 막을 수가 없게된다.As described above, in the transistor and the method of manufacturing the semiconductor device according to the prior art, the gate sills cannot be normally formed because the metal silicide layer of the gate electrode is oxidized to lift the spacers in the process of forming the gate bursque. Therefore, it is impossible to prevent the transistor from deteriorating due to the hot carrier effect.
따라서 본 발명의 목적은 상술한 종래 기술이 갖는 문제점을 해결하기 위해 열 산화 공정에서 게이트 버즈비크를 정상적으로 형성하면서, 다층 게이트전극을 구성하는 어느 한 층의 산화를 방지할 수 있는 2중 스페이서를 구비하는 트랜지스터를 제공함에 있다.Accordingly, an object of the present invention is to provide a double spacer capable of preventing the oxidation of any one layer constituting the multilayer gate electrode while forming a gate buzz beak in a thermal oxidation process in order to solve the problems of the prior art described above. The present invention provides a transistor.
본 발명의 다른 목적은 상기 2중 스페이서를 구비하는 트랜지스터 제조방법을 제공함에 있다.Another object of the present invention is to provide a transistor manufacturing method having the double spacer.
제1도는 종래 기술에 의한 트랜지스터의 단면도이다.1 is a cross-sectional view of a transistor according to the prior art.
제2도는 종래 기술에 의한 트랜지스터의 게이트전극의 측면에 형성된 산화막을 나타낸 도면이다.2 is a view showing an oxide film formed on the side surface of a gate electrode of a transistor according to the prior art.
제3도 내지 제5도는 종래 기술에 의한 트랜지스터 제조방법을 단계별로 나타낸 도면들이다.3 to 5 are diagrams showing step-by-step transistor manufacturing method according to the prior art.
제6도는 본 발명의 실시예에 의한 2중 스페이서를 구비하는 트랜지스터의 단면도이다.6 is a cross-sectional view of a transistor having a double spacer according to an embodiment of the present invention.
제7도 내지 제13도는 본 발명의 실시예에 의한 2중 스페이서를 구비하는 트랜지스터 및 그 제조방법을 단계별로 나타낸 도면들이다.7 to 13 are diagrams illustrating step-by-step transistors having a double spacer according to an embodiment of the present invention and a method of manufacturing the same.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
40 : 반도체 기판 46 : 제1 도전층40: semiconductor substrate 46: first conductive layer
48 : 제2 도전층 52a : 제1 스페이서(spacer)48: second conductive layer 52a: first spacer
54a : 제2 스페이서(spacer)54a: second spacer
상기 목적을 달성하기 위하여, 본 발명의 실시예에 의한 2중 스페이서를 구비하는 트랜지스터는 활성영역을 한정하는 필드산화막이 형성된 반도체기판; 상기 반도체기판의 활성영역 상에 형성된 게이트 산화막; 상기 게이트 산화막 상에 순차적으로 형성된 제1 및 제2 도전층과 절연층; 상기 제1 도전층의 측면을 감싸고 있지만 상기 제2 도전층과는 접촉되지 않는 실리콘 산화막으로 형성된 제1 스페이서(spacer); 및 상기 제1 스페이서 상에 형성된 상기 제2 도전층 및 절연층의 측면을 감싸는 질화막으로 형성된 제2 스페이서(spacer)를 구비하는 것을 특징으로 한다.In order to achieve the above object, a transistor having a double spacer according to an embodiment of the present invention comprises a semiconductor substrate having a field oxide film defining an active region; A gate oxide film formed on an active region of the semiconductor substrate; First and second conductive layers and insulating layers sequentially formed on the gate oxide layer; A first spacer formed of a silicon oxide film surrounding a side surface of the first conductive layer but not in contact with the second conductive layer; And a second spacer formed of a nitride film surrounding side surfaces of the second conductive layer and the insulating layer formed on the first spacer.
상기 제1 도전층은 도핑된 실리콘층인데, 인-시츄(in-situ) 도핑된 폴리실리콘층, 포컬(POCl3)침적으로 도핑된 폴리실리콘층 및 이온주입에 의한 방법으로 도핑된 폴리실리콘층으로 이루어진 일군중 선택된 어느 한 층으로 형성한 것이다.The first conductive layer is a doped silicon layer, an in-situ doped polysilicon layer, a focal (POCl 3 ) doped polysilicon layer and a doped polysilicon layer by ion implantation. It is formed of any one layer selected from the group consisting of.
상기 제2 도전층은 상기 제1 도전층과는 다른 순수 금속층, 금속 실리사이드층 및 금속 나이트라이드층으로 이루어진 일군중 선택된 적어도 어느 한 층으로 형성한 것이다. 상기 제2 도전층을 구성하는 상기 금속 나이트라이드층의 예로는 티타늄 나이트라이드층이 있다. 또한, 상기 금속 실리사이드층의 예로는 티타늄 실리사이드층 및 텅스텐(W) 실리사이드층이 있다. 반도체장치의 1G이상의 고 집적화를 고려할 때 상기 제2 도전층은 티타늄 실리사이드층(TiSix)으로 구성하는 것이 바람직하다.The second conductive layer is formed of at least one layer selected from the group consisting of a pure metal layer, a metal silicide layer, and a metal nitride layer different from the first conductive layer. An example of the metal nitride layer constituting the second conductive layer is a titanium nitride layer. In addition, examples of the metal silicide layer include a titanium silicide layer and a tungsten (W) silicide layer. In consideration of high integration of 1G or more of the semiconductor device, the second conductive layer is preferably formed of a titanium silicide layer (TiSix).
상기 절연막은 일반적으로 널리 사용되는 모든 절연막으로 구성할 수 있으나 실리콘 산화막과 질화막(Si3N4)중 어느 한 막으로 구성하는 것이 바람직하다. 하지만 이들의 복합막으로 구성할 수도 있다.The insulating film may be composed of all insulating films that are generally widely used, but is preferably composed of any one of a silicon oxide film and a nitride film (Si 3 N 4 ). However, it can also be composed of these composite films.
상기 제1 스페이서는 산화막(SiO2)이다. 그리고 상기 제2 스페이서는 질화막이다.The first spacer is an oxide film (SiO 2 ). The second spacer is a nitride film.
상기 다른 목적을 달성하기 위하여 본 발명의 실시예에 의한 2중 스페이서를 구비하는 트랜지스터 제조방법은 반도체기판에 활성영역을 한정하는 필드산화막을 형성하는 제1 단계; 상기 활성영역상에 게이트 산화막을 형성하는 제2 단계; 상기 게이트 산화막 상에 다층 게이트전극을 형성하는 제3 단계; 상기 다층 게이트전극의 제1 층인 제1 도전층의 측면에 상기 제1 도전층보다 낮은 제1 스페이서를 형성하는 제4 단계; 및 상기 제1 도전층의 측면에서 상기 제1 스페이서가 형성되지 않은 부분과 상기 다층 게이트전극에서 상기 제1 도전층을 제외한 부분의 측면을 감싸는 제2 스페이서를 상기 제1 스페이서 상에 형성하는 제5 단계를 포함한다.According to another aspect of the present invention, there is provided a transistor manufacturing method including a double spacer, the method including: forming a field oxide film defining an active region on a semiconductor substrate; Forming a gate oxide film on the active region; A third step of forming a multilayer gate electrode on the gate oxide film; Forming a first spacer lower than the first conductive layer on a side surface of the first conductive layer, which is the first layer of the multilayer gate electrode; And a fifth spacer formed on the first spacer to form a second spacer on the side of the first conductive layer where the first spacer is not formed and on the side of the multilayer gate electrode except the first conductive layer. Steps.
상기 제3 단계는 (a) 상기 게이트 산화막 상에 제1 및 제2 도전층과 절연층을 순차적으로 형성하는 단계; (b) 상기 활성영역에 해당하는 상기 절연층영역 상에 포트레지스트 패턴을 형성하는 단계; 및 (c) 상기 포토레지스트 패턴을 식각마스크로 하여 상기 절연층과 제2 및 제1 도전층을 순차적으로 이방성식각하는 단계를 더 포함한다.The third step may include: (a) sequentially forming first and second conductive layers and an insulating layer on the gate oxide film; (b) forming a port resist pattern on the insulating layer region corresponding to the active region; And (c) sequentially anisotropically etching the insulating layer and the second and first conductive layers using the photoresist pattern as an etching mask.
상기 제1 도전층은 도핑된 실리콘층으로 형성한다. 상기 도핑된 실리콘층은 인-시츄(in-situ) 도핑된 폴리실리콘층, 포컬(POCl3)침적으로 도핑된 폴리실리콘층 및 이온주입에 의한 방법으로 도핑된 폴리실리콘 층으로 이루어진 일군중 선택된 어느 한 층으로 형성한다.The first conductive layer is formed of a doped silicon layer. The doped silicon layer is any one selected from the group consisting of an in-situ doped polysilicon layer, a focal (POCl 3 ) doped polysilicon layer, and a polysilicon layer doped by ion implantation. Form in one layer.
상기 제2 도전층은 상기 제1 도전층과는 다른 순수 금속층, 금속 실리사이드층 및 금속 나이트라이드층으로 이루어진 일군중 선택된 적어도 어느 한 층으로 형성한다. 상기 금속 나이트라이드층은 티타늄 나이트라이드층으로 형성한다. 또한, 상기 금속 실리사이드층은 티타늄 실리사이드층 및 텅스텐(W) 실리사이드층중 어느 한 층으로 형성한다. 반도체장치의 1G 이상의 고 집적화를 고려할 때 상기 제2 도전층은 티타늄 실리사이드층(TiSix)으로 형성하는 것이 바람직하다. 상기 절연막은 일반적으로 널리 사용되는 모든 절연막으로 형성할 수 있으나, 실리콘 산화막과 질화막(Si3N4)중 적어도 어느 한 막으로 형성하는 것이 바람직하다. 이들의 복합막으로 형성할 수도 있다.The second conductive layer is formed of at least one layer selected from the group consisting of a pure metal layer, a metal silicide layer, and a metal nitride layer different from the first conductive layer. The metal nitride layer is formed of a titanium nitride layer. In addition, the metal silicide layer is formed of any one of a titanium silicide layer and a tungsten (W) silicide layer. In consideration of high integration of 1G or more of the semiconductor device, the second conductive layer is preferably formed of a titanium silicide layer (TiSi x ). The insulating film may be formed of all insulating films which are generally used, but it is preferable to form at least one of a silicon oxide film and a nitride film (Si 3 N 4 ). It can also be formed from these composite films.
상기 제1 스페이서는 실리콘 산화막(SiO2)으로 형성한다. 그리고 상기 제2 스페이서는 질화막으로 형성한다.The first spacer is formed of a silicon oxide film (SiO 2 ). The second spacer is formed of a nitride film.
상기 제4 단계는 (a) 상기 다층 게이트전극을 포함하는 반도체기판 전면에 실리콘 산화막을 형성하는 단계; 및 (b) 상기 실리콘 산화막의 전면을 식각양을 조절하면서 이방성식각하는 단계를 더 포함한다.The fourth step may include: (a) forming a silicon oxide film on an entire surface of the semiconductor substrate including the multilayer gate electrode; And (b) anisotropically etching the entire surface of the silicon oxide film while controlling the amount of etching.
본 발명은 다층 게이트전극의 측면에 상,하로 형성된 2중 스페이서를 구비한다. 상기 2중 스페이서중 1차 스페이서는 다층 게이트전극의 제1 층인 제1 도전층의 측면을 일부 감싸는 형태이고 2차 스페이서는 상기 제1 스페이서가 형성된 부분을 제외한 상기 다층 게이트 전극의 나머지 측면을 감싸고 있다. 그리고 상기 제1 스페이서는 산화막으로 되어 있고 상기 제2 스페이서는 질화막으로 되어 있다. 상기 제1 스페이서로 인해 상기 다층 게이트 전극과 기판사이의 양단에는 게이트 버즈 비크를 형성할 수 있고 이 과정에서 상기 제2 스페이서에 의해 상기 제1 도전층 상에 형성된 산화되기 쉬운 제2 도전층의 측면산화는 방지될 수 있다.The present invention includes a double spacer formed on the side of the multilayer gate electrode up and down. The primary spacer of the double spacers partially surrounds the side surfaces of the first conductive layer, which is the first layer of the multilayer gate electrode, and the secondary spacers surround the remaining side surfaces of the multilayer gate electrode except for the portion where the first spacer is formed. . The first spacer is an oxide film and the second spacer is a nitride film. Due to the first spacer, a gate buzz be formed at both ends between the multilayer gate electrode and the substrate, and in this process, a side surface of the second conductive layer, which is easily oxidized, formed on the first conductive layer by the second spacer. Oxidation can be prevented.
따라서 게이트전극과 드레인사이의 오버랩 커패시턴스와 전기장의 세기를 줄여서 트랜지스터의 특성이 저하되는 것을 막을 수 있다. 뿐만 아니라 트랜지스터의 소오스나 드레인영역에 커패시터나 비트라인 콘택을 자기정합적으로 형성할 수 있다.Therefore, the overlap capacitance between the gate electrode and the drain and the strength of the electric field can be reduced to prevent deterioration of the transistor characteristics. In addition, capacitors or bit line contacts may be formed in the transistor source or drain region in a self-aligning manner.
이하, 본 발명의 실시예에 의한 2중 스페이서를 구비하는 트랜지스터 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, a transistor having a double spacer according to an embodiment of the present invention and a method of manufacturing the same will be described in detail with reference to the accompanying drawings.
도 6은 본 발명의 실시예에 의한 2중 스페이서를 구비하는 트랜지스터의 단면도이다. 그리고 도 7 내지 도 13은 본 발명의 실시예에 의한 2중 스페이서를 구비하는 트랜지스터 및 그 제조방법을 단계별로 나타낸 도면들이다.6 is a cross-sectional view of a transistor having a double spacer according to an embodiment of the present invention. 7 to 13 are diagrams illustrating step-by-step transistors having a double spacer and a method of manufacturing the same according to an embodiment of the present invention.
먼저, 도 6을 참조하여 본 발명에 의한 2중 스페이서를 구비하는 트랜지스터를 설명한다. 구체적으로 반도체기판(40)에는 활성영역을 구분하는 필드산화막(42)이 형성되어 있다. 도 6에서는 상기 필드산화막 (42)은 트랜치형이지만 다른 형태 예컨대, 로코스형이라도 무방하다. 계속해서 상기 활성영역 상에는 50Å∼100Å 두께의 게이트 산화막(44)이 형성되어 있다. 상기 게이트 산화막(44) 상에는 다층 게이트전극이 형성되어 있다. 상기 다층 게이트전극은 3개층으로 구성되어 있는데, 구체적으로는 반도체기판(40)으로부터 위로 제1 층에는 제1 도전층(46)이 형성되어 있고 상기 제1 도전층(46)의 상부 전면에는 상기 제1 도전층(46)과는 다른 제2 도전층(48)이 형성되어 있다. 그리고 상기 제2 도전층(48)의 상부 전면에는 절연층(50)이 형성되어 있다. 상기 제1 도전층(46)은 도핑된 실리콘층인데, 도핑된 실리콘층은 인-시츄(in-situ) 도핑된 폴리실리콘층, 포컬(POCl3)침적으로 도핑된 폴리실리콘층 및 이온주입에 의한 방법으로 도핑된 폴리실리콘층으로 이루어진 일군중 선택된 어느 한 층이고, 상기 제2 도전층은 순수 금속층, 금속 실리사이드층 및 금속 나이트라이드층으로 이루어진 일군중 선택된 적어도 어느 한 층이다.First, a transistor including a double spacer according to the present invention will be described with reference to FIG. 6. In detail, the field oxide film 42 for dividing the active region is formed in the semiconductor substrate 40. In Fig. 6, the field oxide film 42 is a trench type, but may be another type, for example, a locos type. Subsequently, a gate oxide film 44 having a thickness of 50 kV to 100 kV is formed on the active region. A multilayer gate electrode is formed on the gate oxide film 44. The multi-layered gate electrode is composed of three layers. Specifically, the first conductive layer 46 is formed on the first layer from the semiconductor substrate 40, and the upper surface of the first conductive layer 46 is formed on the first conductive layer 46. A second conductive layer 48 different from the first conductive layer 46 is formed. An insulating layer 50 is formed on the entire upper surface of the second conductive layer 48. The first conductive layer 46 is a doped silicon layer, wherein the doped silicon layer is in-situ doped polysilicon layer, focal (POCl 3 ) doped polysilicon layer and ion implantation. The layer is any one selected from the group consisting of a polysilicon layer doped by the method, and the second conductive layer is at least one layer selected from the group consisting of a pure metal layer, a metal silicide layer and a metal nitride layer.
상기 제2 도전층(48)의 일예인 상기 금속 나이트라이드층은 티타늄 나이트라이드층이다. 또한, 상기 금속 실리사이드층은 티타늄 실리사이드 층 및 텅스텐(W)실리사이드층중 어느 한 층이다. 또한, 상기 제2 도전층은 티타늄 나이트라이드층과 텅스텐층의 복합층일 수도 있다. 1G이상의 고 집적화를 고려할 때 상기 제2 도전층(48)은 티타늄 실리사이드층(TiSix)으로 구성하는 것이 바람직하다. 상기 절연층(50)은 실리콘 산화막(SiO2)과 질화막중 어느 한 막이고 이들의 복합막일 수도 있다.The metal nitride layer as an example of the second conductive layer 48 is a titanium nitride layer. In addition, the metal silicide layer is any one of a titanium silicide layer and a tungsten (W) silicide layer. In addition, the second conductive layer may be a composite layer of a titanium nitride layer and a tungsten layer. In consideration of high integration of 1G or more, the second conductive layer 48 is preferably composed of a titanium silicide layer (TiSi x ). The insulating layer 50 may be any one of a silicon oxide film (SiO 2 ) and a nitride film and may be a composite film thereof.
계속해서 상기 다층 게이트전극의 측면에는 2중으로된 스페이서 (52a, 54a)가 형성되어 있는데, 구체적으로는 상기 제1 도전층(46)의 일부 측면을 감싸고 있는 제1스페이서(52a)가 상기 게이트 산화막(44) 상에 형성되어 있다. 상기 제1도 전층(46)의 측면에서 상기 제1 스페이서(52a)가 형성되어 있는 부분을 제외한 부분과 상기 제2 도전층(48) 및 절연층(50)의 측면을 상기 제1 스페이서(52a) 상에 형성된 제2 스페이서(54a)가 감싸고 있다. 상기 제1 및 제2 스페이서(52a, 54a)는 각각 실리콘 산화막과 질화막이다.Subsequently, double spacers 52a and 54a are formed on side surfaces of the multilayer gate electrode. Specifically, a first spacer 52a surrounding a part of the first conductive layer 46 is formed on the gate oxide layer. It is formed on (44). A portion of the first conductive layer 46 except for a portion where the first spacer 52a is formed and a side surface of the second conductive layer 48 and the insulating layer 50 may be formed on the first spacer 52a. The second spacer 54a formed on the top face is wrapped. The first and second spacers 52a and 54a are a silicon oxide film and a nitride film, respectively.
상기 제1 스페이서(52a)가 있으므로 해서 상기 다층 게이트전극과 반도체기판(40)사이에는 도 13에 도시한 바와 같은 게이트 버즈비크 (도 13의 A)가 형성될 수가 있다. 또한, 상기 제2 스페이서(54a)가 있으므로 해서 상기 게이트 버즈비크가 형성될 동안에 상기 제2 도전층 (48)의 측면에 종래와 같이 원하지 않는 산화막(도 2의 20)이 형성되는 것을 막을 수 있다. 또한, 상기 제2 스페이서는 질화막이므로 트랜지스터를 형성한 후 상기 트랜지스터의 소오스 및 드레인 영역에 커패시터 콘택홀이나 비터라인 콘택을 자기정합적으로 형성하는데 사용할 수 있다.Since the first spacer 52a is present, a gate burj beak (A in FIG. 13) as shown in FIG. 13 can be formed between the multilayer gate electrode and the semiconductor substrate 40. In addition, the second spacer 54a prevents the formation of an unwanted oxide film (20 in FIG. 2) on the side of the second conductive layer 48 as conventionally while the gate buzz be formed. . In addition, since the second spacer is a nitride layer, the second spacer may be used to form a capacitor contact hole or a bitter line contact in the source and drain regions of the transistor.
다음으로 상기 2중 스페이서를 구비하는 트랜지스터의 제조방법을 도 7 내지 도 13을 참조하여 상세하게 설명한다. 도 7은 게이트전극을 형성할 영역을 한정하는 단계이다. 구체적으로 설명하면, 반도체기판(40)을 활성영역과 비 활성영역으로 구분하기 위해 상기 비 활성영역에 필드산화막(42)을 형성한다. 상기 결과물 전면에 케이트 산화막(44)을 형성한다. 이어서, 상기 게이트 산화막(44) 전면에 제1 및 제2 도전층(46, 48)과 절연층(50)을 순차적으로 형성한다. 상기 제1 도전층(46)은 도핑된 실리콘층으로 형성한다. 상기 도핑된 실리콘층으로는 인-시츄(in-situ)도핑된 폴리실리콘층, 포컬(POCl3) 침적으로 도핑된 폴리실리콘층 및 이온주입에 의한 방법으로 도핑된 폴리실리콘층으로 이루어진 일군중 선택된 어느 한 층으로 형성한다. 상기 제2 도전층(48)은 상기 제1 도전층(46)과는 다른 순수 금속층, 금속 실리사이드층 및 금속 나이트라이드층으로 이루어진 일군중 선택된 적어도 어느 한 층으로 형성한다. 상기 제2 도전층(48)중 상기 금속 나이트라이드층은 티타늄 나이트라이드층으로 형성한다. 또한, 상기 금속 실리사이드층은 티타늄 실리사이드층 및 텅스텐(W) 실리사이드층중 어느 한 층으로 형성한다. 상기 제2 도전층(48)은 복합층으로 형성할 수도 있는데, 예컨대, 티타늄 나이트라이드층과 텅스텐층으로된 복합층으로 형성할 수도 있다. 반도체장치의 1G 이상의 고 집적화를 고려할 때 상기 제2 도전층(48)은 티타늄 실리사이드층(TiSix)으로 형성하는 것이 바람직하다.Next, a method of manufacturing a transistor having the double spacer will be described in detail with reference to FIGS. 7 to 13. 7 is a step of defining a region in which a gate electrode is to be formed. In detail, the field oxide layer 42 is formed in the non-active region to divide the semiconductor substrate 40 into the active region and the non-active region. A gate oxide film 44 is formed on the entire surface of the resultant product. Subsequently, first and second conductive layers 46 and 48 and an insulating layer 50 are sequentially formed on the entire gate oxide film 44. The first conductive layer 46 is formed of a doped silicon layer. The doped silicon layer is selected from the group consisting of an in-situ doped polysilicon layer, a polysilicon layer doped with focal (POCl 3 ) deposited, and a polysilicon layer doped by ion implantation. It is formed by either layer. The second conductive layer 48 is formed of at least one layer selected from the group consisting of a pure metal layer, a metal silicide layer, and a metal nitride layer different from the first conductive layer 46. The metal nitride layer of the second conductive layer 48 is formed of a titanium nitride layer. In addition, the metal silicide layer is formed of any one of a titanium silicide layer and a tungsten (W) silicide layer. The second conductive layer 48 may be formed as a composite layer. For example, the second conductive layer 48 may be formed as a composite layer including a titanium nitride layer and a tungsten layer. In consideration of high integration of 1G or more of the semiconductor device, the second conductive layer 48 is preferably formed of a titanium silicide layer (TiSi x ).
상기 절연층(50)은 일반적으로 널리 사용되는 모든 절연층으로 형성할 수 있으나, 실리콘 산화막과 질화막(Si3N4)중 적어도 어느 하나로 형성하는 것이 바람직하다. 그러나 이들의 복합층으로 형성할 수도 있다.The insulating layer 50 may be formed of all insulating layers which are generally used, but preferably, at least one of a silicon oxide film and a nitride film (Si 3 N 4 ). However, they can also be formed from these composite layers.
계속해서 상기 절연층(50) 상에 상기 절연층(50)의 일부 영역을 한정하는 포토레지스트 패턴(51)을 형성한다. 상기 포토레지스트 패턴 (51)에 의해 한정되는 영역이 후속공정에서 다층 게이트전극이 형성되는 영역이다.Subsequently, a photoresist pattern 51 defining a portion of the insulating layer 50 is formed on the insulating layer 50. The region defined by the photoresist pattern 51 is a region in which the multilayer gate electrode is formed in a subsequent step.
도 8은 다층 게이트 전극을 형성하는 단계이다. 구체적으로 설명하면, 포토레지스트 패턴(도 7의 51)을 식각마스크로 하여 상기 절연층(50)의 전면을 이방성식각한다. 상기 이방성식각은 상기 게이트 산화막(44)의 계면이 노출될 때 까지 실시한다. 상기 이방성식각 결과 상기 포토레지스트 패턴(도 7의 51)에 의해 한정된 부분을 제외하고는 상기 반도체기판(40) 상에서 상기 절연막(50)과 상기 제2 및 제1 도전층(48, 46)은 완전히 제거된다. 이후 상기 포토레지스트 패턴 (도 7의 51)을 제거하면, 남는 것은 상기 포토레지스트 패턴(도 7의 51)에 의해 한정된 부분만이 남게되어 다층 게이트전극을 형성하게 된다.8 is a step of forming a multilayer gate electrode. Specifically, the entire surface of the insulating layer 50 is anisotropically etched using the photoresist pattern (51 in FIG. 7) as an etching mask. The anisotropic etching is performed until the interface of the gate oxide film 44 is exposed. As a result of the anisotropic etching, the insulating film 50 and the second and first conductive layers 48 and 46 are completely formed on the semiconductor substrate 40 except for the portion defined by the photoresist pattern 51 of FIG. 7. Removed. Subsequently, when the photoresist pattern (51 of FIG. 7) is removed, only the portion defined by the photoresist pattern (51 of FIG. 7) remains to form a multilayer gate electrode.
도 9는 도 8의 결과물 전면에 실리콘 산화막(52)를 형성하는 단계이다. 구체적으로 설명하면, 상기 다층 게이트 전극이 형성된 반도체기판(40) 전면에 화학기상증착(Chemical Vapor Dposition:이하, CVD라 한다)법 또는 플라즈마 베이스 CVD(Plasnn Enhanced CVD)를 이용하여 실리콘 산화막(52)을 형성한다. 이어서 상기실리콘 산화막(52) 전면을 상기 반도체기판(40)의 계면이 노출 될 때 까지 이방성 식각한다.9 is a step of forming a silicon oxide film 52 on the entire surface of the resultant of FIG. Specifically, the silicon oxide film 52 is formed on the entire surface of the semiconductor substrate 40 on which the multilayer gate electrode is formed by using chemical vapor deposition (hereinafter referred to as CVD) or plasma-based CVD (Plasnn Enhanced CVD). To form. Subsequently, the entire surface of the silicon oxide film 52 is anisotropically etched until the interface of the semiconductor substrate 40 is exposed.
도 10은 제1 스페이서(52a)를 형성하는 단계이다. 구체적으로 설명하면, 상기 이방성식각 결과 상기 다층 게이트 전극의 측면에는 상기 실리콘 산화막(도 9의 52)의 스페이서가 형성된다. 이때, 형성되는 스페이서는 상기 다층 게이트전극의 측면 전체을 감싸는 형태로 형성된다. 상기 실리콘 산화막 스페이서가 상기 제2 도전층(48)의 측면에 형성되면 후속 열 산화공정에서 상기 제2 도전층(48)의 측면에 이상 산화막(도 2의 20)이 형성되어 리프팅현상이 나타나므로 상기 제2 도전층(48)의 측면에서 상기 실리콘 산화막을 제거해야 한다. 이를 위해 상기 실리콘 산화막 (도 9의 52)의 전면을 이방성식각할 때 식각양을 조절하면 상기 실리콘 산화막 스페이서가 상기 다층 게이트전극의 제1 층인 상기 제1 도전층(46)보다 낮은 측면의 일부에만 형성되도록 할 수 있다. 상기 제1 도전층(46)보다 낮은 측면일부를 감싸는 상기 실리콘 산화막 스페이서(52a)를 이하, 제1 스페이서(spacer)라 한다. 상기 제1 스페이서(52a)를 형성하는 과정에서 상기 필드산화막 (42)의 일부는 상기 제1 스페이서(52a)의 높이를 조절하는 과정에서 제거될 수가 있다. 이때 , 상기 비 활성 영역과 활성영역간에는 작은 단차(B)가 형성된다. 따라서 본 발명의 실시예에 의한 반도체장치의 트랜지스터 및 그 제조방법에서는 상기 필드산화막(44)을 그 두께를 두껍게 형성할 수 있는 트랜치형으로 형성하는 것이 유리하다.10 is a step of forming the first spacer 52a. Specifically, as a result of the anisotropic etching, spacers of the silicon oxide layer 52 of FIG. 9 are formed on side surfaces of the multilayer gate electrode. In this case, the spacer formed is formed in a shape surrounding the entire side surface of the multilayer gate electrode. When the silicon oxide spacer is formed on the side surface of the second conductive layer 48, an abnormal oxide layer (20 in FIG. 2) is formed on the side surface of the second conductive layer 48 in a subsequent thermal oxidation process, and thus lifting occurs. The silicon oxide film needs to be removed from the side of the second conductive layer 48. For this purpose, when the etching amount is adjusted when anisotropically etching the entire surface of the silicon oxide film 52 of FIG. Can be formed. The silicon oxide spacer 52a surrounding a portion of the lower side of the first conductive layer 46 is hereinafter referred to as a first spacer. A portion of the field oxide layer 42 may be removed in the process of adjusting the height of the first spacer 52a in the process of forming the first spacer 52a. At this time, a small step B is formed between the inactive region and the active region. Therefore, in the transistor of the semiconductor device and the method of manufacturing the semiconductor device according to the embodiment of the present invention, it is advantageous to form the field oxide film 44 in a trench type in which the thickness thereof can be formed thick.
도 11은 질화막(54)을 형성하는 단계이다. 구체적으로 설명하면, 상기 실리콘 산화막(도 9의 52)을 형성하는 방법과 동일한 방법으로 상기 도 10의 결과물 전면에 질화막(54)을 형성한다. 계속해서 상기 질화막(54) 전면을 이방성식각하면, 도 12에 도시한 바와 같이 상기 제1 도전층(46)의 측면 일부와 상기 제2 도전층(48) 및 절연층(50)의 측면을 감싸는 질화막 스페이서(54a:이하, 제2 스페이서라 한다)가 상기 제1 스페이서(52a) 상부에 형성된다. 상기 이방성식각결과 상기 제2 스페이서(54a)가 형성되는 것과 아울러 상기 제1 스페이서(52a)를 형성하는 과정에서 형성되는 상기 비 활성영역과 활성영역사이의 단차부위(도 10의 B)에도 상기 질화막 스페이서(54b)가 형성된다.11 is a step of forming the nitride film 54. Specifically, the nitride film 54 is formed on the entire surface of the resultant product of FIG. 10 in the same manner as the method of forming the silicon oxide film 52 of FIG. 9. Subsequently, anisotropically etching the entire surface of the nitride film 54 may cover portions of the side surfaces of the first conductive layer 46 and the side surfaces of the second conductive layer 48 and the insulating layer 50 as shown in FIG. 12. A nitride film spacer 54a (hereinafter referred to as a second spacer) is formed on the first spacer 52a. As a result of the anisotropic etching, the nitride layer is formed on the stepped portion (B of FIG. 10) between the inactive region and the active region formed in the process of forming the second spacer 54a and the first spacer 52a. Spacers 54b are formed.
상술한 바와 같이 상기 제1 도전층(46)의 측면에는 실리콘 산화막으로 형성되는 제1 스페이서(52a)가 형성되고 상기 제2 도전층 (48)의 측면에는 질화막으로 형성되는 제2 스페이서(54a)가 형성된다. 상기 실리콘 산화막은 열 산화 공정에서 산소의 확산이 용이하게 이루어지는 반면, 상기 질화막은 산소의 확산이 거의 이루어지지 않는다. 따라서 후속 열 산화공정에서는 상기 제1 도전층(46)과 상기 반도체 기판(40)사이에는 게이트 버즈비크가 쉽게 형성되는 반면, 상기 제2 도전층(48)의 측면에는 산화막이 형성되지 않는다. 이러한 결과는 도 13에서 볼 수 있다. 도 13은 도 12의 결과물을 일정시간동안 일정온도에서 열 산화시킨 결과를 나타낸 도면인데, 상기 제2 도전층(48)의 측면에는 종래 기슬에 의한 반도체장치의 트랜지스터 형성방법에서 형성되는 산화막 (도 2의 20)과 같은 것이 전혀 형성되지 않은 것을 볼 수 있다. 반면, 상기 제1 도전층(46)과 상기 게이트 산화막(44)이 접촉되는 양단에는 게이트 버즈비크(A)가 형성된 것을 볼 수 있다.As described above, a first spacer 52a formed of a silicon oxide film is formed on a side surface of the first conductive layer 46, and a second spacer 54a formed of a nitride film on a side surface of the second conductive layer 48. Is formed. The silicon oxide film is easily diffused in oxygen in the thermal oxidation process, while the nitride film is hardly diffused in oxygen. Therefore, in the subsequent thermal oxidation process, a gate buzz be easily formed between the first conductive layer 46 and the semiconductor substrate 40, but no oxide film is formed on the side surface of the second conductive layer 48. This result can be seen in FIG. 13. FIG. 13 is a view illustrating a result of thermally oxidizing the resultant product of FIG. 12 at a predetermined temperature for a predetermined time. An oxide film formed on a side surface of the second conductive layer 48 in a transistor forming method of a semiconductor device using a conventional gas (FIG. It can be seen that something like 2) 20) is not formed at all. On the other hand, it can be seen that gate burj beak A is formed at both ends of the first conductive layer 46 and the gate oxide layer 44 in contact with each other.
상기 제2 도전층을 상술한 바와 같은 산화성이 높은 물질층으로 형성하는 대신 쉽게 산화되지 않는 물질층을 사용하아 형성하는 경우에도 본 발명을 적용하여 종래 기술을 개선할 수 있다. 예를 들면, 트랜지스터의 소오스 및 드레인 영역에 커패시터 및 비터라인 콘택을 형성하는 경우에 종래 기술에서는 질화막으로 형성된 게이트 스페이서를 이용하여 자기정합적으로 형성할 수 있다. 하지만, 종래 기술에서는 상기 질화막으로 된 스페이서가 게이트 전극의 측면을 전부 감싸고 있기 때문에 열 산화공정에서 상기 게이트 버즈비크가 형성되기 어렵다.Even when the second conductive layer is formed by using a material layer that is not easily oxidized instead of forming the high oxidizing material layer as described above, the prior art can be improved by applying the present invention. For example, in the case of forming the capacitor and the beater line contact in the source and drain regions of the transistor, in the prior art, the gate spacer formed of the nitride film may be used to form a self-alignment. However, in the prior art, since the spacer made of the nitride film completely covers the side surface of the gate electrode, the gate burj beak is hardly formed in the thermal oxidation process.
한편, 본 발명의 경우와 갈이 상기 제1 및 제2 스페이서(52a, 54a)를 형성하면, 상기 제2 스페이서(54a)는 상기 커패시터 및 비터라인 콘택을 자기정합적으로 형성하는데 사용하고 상기 제1 스페이서(52a)는 게이트 버즈비크를 형성하는데 사용할 수 있다. 결국, 본 발명에서 처럼 게이트전극의 스페이서를 상, 하 2중으로 형성하는 경우에는 상기 제2 도전층의 산화성은 별 문제가 되지 않는다.Meanwhile, when the first and second spacers 52a and 54a are formed, the second spacers 54a may be used to self-align the capacitor and the biter line contacts, and may be formed of the first and second spacers 52a and 54a. One spacer 52a can be used to form a gate burj beak. As a result, in the case of forming the spacer of the gate electrode in the upper and lower double as in the present invention, the oxidizing property of the second conductive layer is not a problem.
이상, 본 발명은 다층 게이트전극의 측면에 상, 하로 형성된 2중 스페이서를 구비한다. 상기 2중 스페이서중 1차 스페이서는 다층 게이트 전극의 제1 층인 제1 도전층의 측면을 일부 감싸는 형태이고 2차 스페이서는 상기 제1 스페이서가 형성된 부분을 제외한 상기 다층 게이트 전극의 나머지 측면을 감싸고 있다. 그리고 상기 제1 스페이서는 산화막으로 되어 있고 상기 제2 스페이서는 질화막으로 되어 있다. 상기 제1 스페이서로 인해 상기 다층 게이트 전극과 기판사이의 양단에는 게이트 버즈 비크를 형성할 수 있고 이 과정에서 상기 제2 스페이서에 의해 상기 제1 도전층 상에 형성된 산화성이 높은 상기 제2 도전층의 측면산화는 방지될 수 있다. 따라서 게이트전극과 드레인사이의 오버랩 커패시턴스와 전기장의 세기를 줄여서 트랜지스터의 특성이 저하되는 것을 막을 수 있을 뿐만 아니라 트랜지스터의 소오스나 드레인영역에 커패시터나 비트라인 콘택을 자기정합적으로 형성할 수 있다.As described above, the present invention includes a double spacer formed on the side of the multilayer gate electrode. Among the double spacers, a primary spacer partially surrounds a side surface of the first conductive layer, which is a first layer of the multilayer gate electrode, and a secondary spacer surrounds the other side of the multilayer gate electrode except for a portion where the first spacer is formed. . The first spacer is an oxide film and the second spacer is a nitride film. Due to the first spacer, a gate buzz be formed at both ends between the multi-layered gate electrode and the substrate, and in the process, the second oxidizable second conductive layer formed on the first conductive layer by the second spacer. Lateral oxidation can be prevented. Therefore, the overlap capacitance between the gate electrode and the drain and the strength of the electric field can be reduced to prevent deterioration of the characteristics of the transistor and to form capacitors or bit line contacts in the source or drain region of the transistor.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 실시가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications may be made by those skilled in the art within the technical spirit of the present invention.
Claims (14)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960033480A KR100238201B1 (en) | 1996-08-12 | 1996-08-12 | Transistor having double spacer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960033480A KR100238201B1 (en) | 1996-08-12 | 1996-08-12 | Transistor having double spacer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980014491A KR19980014491A (en) | 1998-05-25 |
| KR100238201B1 true KR100238201B1 (en) | 2000-01-15 |
Family
ID=19469410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960033480A KR100238201B1 (en) | 1996-08-12 | 1996-08-12 | Transistor having double spacer |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100238201B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243471A (en) * | 1988-03-24 | 1989-09-28 | Sony Corp | Manufacture of mis type transistor |
| JPH01302861A (en) * | 1988-05-31 | 1989-12-06 | Nec Corp | Manufacture of insulated-gate field-effect transistor |
-
1996
- 1996-08-12 KR KR1019960033480A patent/KR100238201B1/en not_active IP Right Cessation
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|---|---|---|---|---|
| JPH01243471A (en) * | 1988-03-24 | 1989-09-28 | Sony Corp | Manufacture of mis type transistor |
| JPH01302861A (en) * | 1988-05-31 | 1989-12-06 | Nec Corp | Manufacture of insulated-gate field-effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980014491A (en) | 1998-05-25 |
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