KR100212279B1 - Liquid crystal panel and its driving method with wiring structure of front gate method - Google Patents

Liquid crystal panel and its driving method with wiring structure of front gate method Download PDF

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Abstract

이 발명은 전단 게이트(previous gate) 방식의 배선 구조를 가지는 액정 패널 및 그 구동 방법에 관한 것으로서,BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal panel having a wiring structure of a front gate type and a driving method thereof.

유지 커패시터가 전단의 게이트 라인에 의해 형성되는 액정 패널에 두 개의 초기 게이트 라인 및 그 사이에 연결된 하나의 화소 행을 부가하며, 상기 부가된 화소 행이 더미(dummy) 표시 동작을 수행하도록 제어함으로써, 전단 게이트 방식의 액정 패널에서 발생하는 첫 번째 화소 행의 불균일한 표시 동작을 해소할 수 있다.The sustain capacitor adds two initial gate lines and one pixel row connected therebetween to the liquid crystal panel formed by the gate lines of the front end, and controls the added pixel rows to perform a dummy display operation, The non-uniform display operation of the first pixel row generated in the front gate type liquid crystal panel can be eliminated.

Description

전단 게이트 방식의 배선 구조를 가지는 액정 패널 및 그 구동 방법Liquid crystal panel having a wiring structure of the shear gate method and its driving method

이 발명은 전단 게이트(previous gate) 방식의 배선 구조를 가지는 액정 패널 및 그 구동 방법에 관한 것으로서, 더욱 상세하게 말하자면 첫 번째 게이트 라인 이전에 하나의 화소 행을 더 포함하고 추가된 화소 행에 의한 표시 동작은 차단되도록 제어함으로써 첫 번째 게이트 라인에 의한 표시 동작이 왜곡없이 이루어지도록 하기 위한 액정 패널 및 그 구동 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal panel having a wiring structure of a front gate type and a method of driving the same. More specifically, the display further includes one pixel row before the first gate line and displays the additional pixel row. The present invention relates to a liquid crystal panel and a driving method thereof for controlling the operation to be blocked so that the display operation by the first gate line can be performed without distortion.

일반적으로, 액정의 전하 유지 능력을 보조하기 위하여, 유지 커패시터(storage capacitor)가 액정 커패시터에 추가적으로 연결된다. 상기 유지 커패시터는 독립적인 배선 또는 전단 게이트에 의해 형성된다.In general, a storage capacitor is additionally connected to the liquid crystal capacitor to assist in the charge holding ability of the liquid crystal. The holding capacitor is formed by an independent wiring or shear gate.

먼저, 도1을 참조하여 종래의 독립 배선 구조를 가지는 액정 패널을 설명한다.First, a liquid crystal panel having a conventional independent wiring structure will be described with reference to FIG.

도1에 도시되어 있듯이, 종래의 독립 배선 구조를 가지는 액정 패널(1)은 다수의 게이트 라인(G1∼Gn)과 상기 게이트 라인(G1∼Gn)에 수직으로 교차하도록 형성되는 다수의 데이타 라인(D1∼Dm)을 가진다. 상기 게이트 라인과 데이타 라인이 교차하는 영역에는 게이트, 소스 및 드레인을 가지는 박막 트랜지스터(TFT : Thin Film Transistor), 액정 커패시터(Cp) 및 유지 커패시터(Cst)로 구성된 하나의 화소가 형성되어 있다. 상기 박막 트랜지스터의 게이트는 영역 내의 게이트 라인에 연결되고, 소스는 데이타 라인에 연결된다. 또한, 상기 박막 트랜지스터의 드레인에는 액정 커패시터(Cp)와 유지 커패시터(Cst)가 형성된다. 한편, 액정 패널에는 각 게이트 라인에 평행으로 유지 전극 라인이 형성되어 있으며, 각 유지 커패시터의 다른 단자는 대응하는 유지 전극 라인에 연결된다. 상기 유지 전극 라인에는 공통 전극 전압(Vcom)이 인가된다. 즉, 독립 배선 구조를 가지는 액정 패널(1)에서는 유지 커패시터가 박막 트랜지스터의 드레인과 유지 전극 라인 사이에 형성되며, 각 게이트 라인에 대하여 유지 전극 라인이 추가되어 있다.As shown in FIG. 1, the liquid crystal panel 1 having a conventional independent wiring structure includes a plurality of data lines (not shown) perpendicularly intersecting the plurality of gate lines G1 to Gn and the gate lines G1 to Gn. D1 to Dm). One pixel including a thin film transistor (TFT) having a gate, a source, and a drain, a liquid crystal capacitor Cp, and a storage capacitor Cst is formed in an area where the gate line and the data line cross each other. The gate of the thin film transistor is connected to the gate line in the region, and the source is connected to the data line. Also, a liquid crystal capacitor Cp and a storage capacitor Cst are formed at the drain of the thin film transistor. Meanwhile, in the liquid crystal panel, a storage electrode line is formed in parallel to each gate line, and the other terminal of each storage capacitor is connected to a corresponding storage electrode line. The common electrode voltage Vcom is applied to the sustain electrode line. That is, in the liquid crystal panel 1 having an independent wiring structure, a sustain capacitor is formed between the drain of the thin film transistor and the sustain electrode line, and a sustain electrode line is added to each gate line.

상기 독립 배선 구조를 가지는 액정 패널(1)에서는 유지 전극 라인이 게이트 라인과 무관하게 독립적으로 형성되므로, 게이트 전압의 전파 지연이 커지지 않고 구동이 간단하다는 장점이 있다. 반면, 독립적으로 형성되는 유지 전극 라인이 화소의 유효 표시 면적을 가리기 때문에 개구율이 줄어드는 단점이 있다.In the liquid crystal panel 1 having the independent wiring structure, since the sustain electrode line is formed independently of the gate line, there is an advantage that the propagation delay of the gate voltage is not increased and the driving is simple. On the other hand, since the sustain electrode lines formed independently cover the effective display area of the pixel, the aperture ratio is reduced.

위와 같은 독립 배선 구조를 가지는 액정 패널의 단점을 보완하기 위하여, 전단 게이트 방식의 배선 구조를 가지는 액정 패널이 개발되었다.In order to supplement the disadvantage of the liquid crystal panel having the independent wiring structure as described above, a liquid crystal panel having a wiring structure of the shear gate method has been developed.

다음으로, 첨부된 도2 및 도3을 참조하여 종래의 전단 게이트 방식의 배선 구조를 가지는 액정 패널을 설명한다.Next, a liquid crystal panel having a conventional shear gate type wiring structure will be described with reference to FIGS. 2 and 3.

도2는 종래의 전단 게이트 방식의 배선 구조를 가지는 액정 패널의 등가 회로도이고,2 is an equivalent circuit diagram of a liquid crystal panel having a wiring structure of a conventional shear gate type,

도3은 상기 도2의 게이트 라인에 인가되는 신호의 파형도이다.3 is a waveform diagram of a signal applied to the gate line of FIG.

도2에 도시되어 있듯이, 종래의 전단 게이트 방식의 배선 구조를 가지는 액정 패널은, 다수의 게이트 라인(G1∼Gn), 상기 게이트 라인(G1∼Gn)에 수직으로 교차하도록 형성되는 다수의 데이타 라인(D1∼Dm) 및 상기 게이트 라인(G1) 앞에 형성되는 초기 게이트 라인(G0)을 가진다.As shown in FIG. 2, a liquid crystal panel having a conventional gate structure wiring structure includes a plurality of gate lines G1 to Gn and a plurality of data lines perpendicularly intersecting the gate lines G1 to Gn. And an initial gate line G0 formed before the gate line G1.

상기 게이트 라인과 데이타 라인이 교차하는 영역에는 게이트, 소스 및 드레인을 가지는 박막 트랜지스터(TFT : Thin Film Transistor), 액정 커패시터(Cp) 및 유지 커패시터(Cst)로 구성된 하나의 화소가 형성되어 있다. 상기 박막 트랜지스터의 게이트는 영역 내의 게이트 라인에 연결되고, 소스는 데이타 라인에 연결된다. 또한, 상기 박막 트랜지스터의 드레인에는 액정 커패시터(Cp)와 유지 커패시터(Cst)가 형성된다.One pixel including a thin film transistor (TFT) having a gate, a source, and a drain, a liquid crystal capacitor Cp, and a storage capacitor Cst is formed in an area where the gate line and the data line cross each other. The gate of the thin film transistor is connected to the gate line in the region, and the source is connected to the data line. Also, a liquid crystal capacitor Cp and a storage capacitor Cst are formed at the drain of the thin film transistor.

전단 게이트 방식의 배선 구조를 가지는 액정 패널(2)에서는 유지 커패시터(Cst)가 박막 트랜지스터(TFT)의 드레인과 전단의 게이트 라인 사이에 연결된다. 따라서, 유지 용량은 해당하는 데이타 라인의 전압과 전단의 게이트 라인 전압의 차이에 의해 결정되므로, 게이트 라인의 전압 파형은 유지 커패시터를 구동하기 위한 성분을 포함해야 한다. 또한, 첫 번째 게이트 라인(G1)에 연결되어 있는 유지 커패시터를 구동하기 위하여 초기 게이트 라인(G0)이 필요하다. 이렇게 함으로써 유지 커패시터를 구동하기 위한 별도의 라인이 없어도 되므로, 전단 게이트 방식은 독립 배선 방식에 비해 개구율의 향상이라는 잇점을 가진다.In the liquid crystal panel 2 having the front gate type wiring structure, the sustain capacitor Cst is connected between the drain of the thin film transistor TFT and the gate line of the front end. Therefore, since the holding capacitance is determined by the difference between the voltage of the corresponding data line and the gate line voltage at the front end, the voltage waveform of the gate line must include a component for driving the holding capacitor. In addition, an initial gate line G0 is required to drive the sustain capacitor connected to the first gate line G1. This eliminates the need for a separate line for driving the sustain capacitor, so that the front gate method has an advantage of improving the aperture ratio over the independent wiring method.

도3의 파형도를 참조하면, 초기 게이트 라인(Go) 전압의 파형은 -10V와 -5V 사이를 주기적으로 스윙(swing)하고 있으며, 나머지 게이트 라인(G1∼Gn)의 전압 파형은 순차적인 턴온 구간과 스윙 구간을 가진다. 게이트 라인(G1∼Gn)의 턴온 전압은 박막 트랜지스터를 턴온시키기 위한 것이며, 다른 게이트 라인의 스윙 구간 상태에 따라 20V 또는 25V이다. 이것은 해당 게이트 라인이 턴온 상태일 때 다른 게이트 라인의 스윙 상태에 관계없이 일정한 전압이 액정 커패시터에 인가되도록 하기 위한 것이다.Referring to the waveform diagram of FIG. 3, the waveform of the initial gate line Go is periodically swinging between −10 V and −5 V, and the voltage waveforms of the remaining gate lines G1 to Gn are sequentially turned on. It has a section and a swing section. The turn-on voltage of the gate lines G1 to Gn is for turning on the thin film transistor, and is 20V or 25V depending on the swing period state of another gate line. This is to allow a constant voltage to be applied to the liquid crystal capacitor when the gate line is turned on regardless of the swing state of other gate lines.

그런데, 상기 종래의 전단 게이트 방식의 배선 구조를 가지는 액정 패널(2)에서는 초기 게이트 라인(G0)에 작용하는 부하(load)와 나머지 게이트 라인(G1∼Gn)에 작용하는 부하가 다르다.By the way, in the liquid crystal panel 2 having the above-described conventional shear gate type wiring structure, the load acting on the initial gate line G0 and the load acting on the remaining gate lines G1 to Gn are different.

예를 들어, 초기 게이트 라인(G0)에 작용하는 부하는 바로 뒤에 위치하는 게이트 라인(G1)에 연결된 다수의 유지 커패시터인 반면, 나머지 게이트 라인(G1∼Gn)에 작용하는 부하는 다수의 박막 트랜지스터와 다수의 유지 커패시터이다. 이에 따라, 첫 번째 게이트 라인(G1)의 전압이 턴온 레벨(25V)에서 턴오프 레벨(-10V)로 변화할 때, 초기 게이트 라인(G0)에 연결된 유지 커패시터와 첫 번째 게이트 라인(G1)에 연결된 유지 커패시터에서 각각 실제로 충전되는 전압 사이에 불균형이 존재한다.For example, the load acting on the initial gate line G0 is a plurality of sustain capacitors connected to the gate line G1 located immediately behind, whereas the load acting on the remaining gate lines G1 to Gn is a plurality of thin film transistors. And a number of holding capacitors. Accordingly, when the voltage of the first gate line G1 changes from the turn-on level 25V to the turn-off level-10V, the sustain capacitor connected to the initial gate line G0 and the first gate line G1 are connected. There is an unbalance between the voltages actually charged in each of the connected sustain capacitors.

이러한 충전 전압의 불균형은 첫 번째 게이트 라인(G1)에 연결되어 있는 화소와 다른 게이트 라인(G2∼Gn)에 연결되어 있는 화소에 의한 표시 동작의 상이함을 야기한다. 특히, 액정 패널의 해상도가 증가할수록 각 게이트 라인에 부과되는 부하도 증가하므로, 첫 번째 게이트 라인에서 발생하는 표시 동작의 상이함은 두드러진다.This unbalance of the charging voltage causes a difference in display operation by the pixel connected to the first gate line G1 and the pixel connected to the other gate lines G2 to Gn. In particular, as the resolution of the liquid crystal panel increases, the load imposed on each gate line also increases, so that the difference in display operation occurring in the first gate line is remarkable.

따라서, 전단 게이트 방식의 배선 구조에서는 첫 번째 게이트 라인에 의한 표시 동작의 불균일을 해결할 것이 요청되고 있다.Therefore, in the front gate type wiring structure, it is required to solve the nonuniformity of the display operation by the first gate line.

이 발명은 상기한 종래의 기술적 배경 하에 도출된 것으로서, 첫 번째 게이트 라인 이전에 하나의 화소 행을 더 포함하고 추가된 화소 행에 의한 표시 동작은 차단되도록 제어함으로써 첫 번째 게이트 라인에 의한 표시 동작의 불균일을 해소하기 위한 전단 게이트 방식의 배선 구조를 가지는 액정 패널을 제공하는 데 목적이 있다.The present invention is derived from the above-described conventional technical background, and further includes one pixel row before the first gate line and controls the display operation by the added pixel row to be blocked so that the display operation by the first gate line can be controlled. An object of the present invention is to provide a liquid crystal panel having a wiring structure of a shear gate method for eliminating nonuniformity.

도1은 종래의 독립 배선 구조를 가지는 액정 패널의 등가 회로도.1 is an equivalent circuit diagram of a liquid crystal panel having a conventional independent wiring structure.

도2는 종래의 전단 게이트 방식의 배선 구조를 가지는 액정 패널의 등가 회로도.Fig. 2 is an equivalent circuit diagram of a liquid crystal panel having a conventional shear gate type wiring structure.

도3은 상기 도2의 게이트 라인에 인가되는 신호의 파형도.3 is a waveform diagram of a signal applied to the gate line of FIG.

도4는 이 발명의 실시예에 따른 전단 게이트 방식의 배선 구조를 가지는 액정 패널의 등가 회로도.4 is an equivalent circuit diagram of a liquid crystal panel having a wiring structure of a shear gate type according to an embodiment of the present invention.

도5는 상기 도4의 게이트 라인에 인가되는 신호의 파형도.5 is a waveform diagram of a signal applied to the gate line of FIG.

도6은 이 발명에 따른 액정 패널을 구동하기 위한 게이트 라인 제어신호와 데이타 신호간의 타이밍을 보여주는 파형도이다.6 is a waveform diagram showing timing between a gate line control signal and a data signal for driving a liquid crystal panel according to the present invention.

이 발명에 따른 전단 게이트 방식의 배선 구조를 가지는 액정 패널은,The liquid crystal panel having a wiring structure of a shear gate method according to the present invention,

다수의 게이트 라인;A plurality of gate lines;

상기 게이트 라인에 수직으로 교차하도록 형성되는 다수의 데이타 라인;A plurality of data lines formed to vertically intersect the gate lines;

상기 각 게이트 라인과 데이타 라인이 교차하는 영역에 형성되며, 각각은 스위치 소자, 액정 커패시터 및 유지 커패시터를 가지며, 대응하는 게이트 라인의 전압과 데이타 라인의 전압에 따라 소정의 표시 동작을 수행하는 다수의 화소;The gate lines and the data lines intersect each other, each having a switch element, a liquid crystal capacitor, and a sustain capacitor, each of which performs a predetermined display operation according to the voltage of the corresponding gate line and the voltage of the data line. Pixels;

상기 게이트 라인에 앞서 수평으로 형성되는 두 개의 초기 게이트 라인; 및Two initial gate lines formed horizontally before the gate line; And

상기 두 초기 게이트 라인 사이에 형성되어 더미(dummy) 표시 동작을 수행하는 하나의 화소 행을 포함하며,A pixel row formed between the two initial gate lines to perform a dummy display operation;

상기 임의의 한 게이트 라인에 연결된 화소 내의 유지 커패시터는 전단의 게이트 라인과 대응하는 스위치 소자 사이에 연결된다.A sustain capacitor in the pixel connected to any one gate line is connected between the gate line of the preceding stage and the corresponding switch element.

이 발명에 따른 액정 패널에서는 유효한 표시 동작을 수행하는 다수의 화소 행에 앞서 더미 표시 동작을 수행하는 하나의 화소 행이 더 부가된다. 위에서 언급한 바와 같이, 전단 게이트 방식의 배선 구조에서는 첫 번째 화소 행에서 불균일한 표시 동작이 일어나므로, 상기 부가된 화소 행이 더미 표시 동작을 수행하도록 함으로써 첫 번째 화소 행에서 발생하는 불균일한 표시 동작을 제거할 수 있다.In the liquid crystal panel according to the present invention, one pixel row for performing the dummy display operation is further added before the plurality of pixel rows for performing the valid display operation. As mentioned above, in the front gate type wiring structure, the non-uniform display operation occurs in the first pixel row, so that the added pixel row performs the dummy display operation so that the non-uniform display operation occurs in the first pixel row. Can be removed.

상기와 같은 첫 번째 화소 행의 더미 표시를 달성하기 위해서는 게이트 라인 제어 신호의 타이밍에 대한 조정이 필요하다.In order to achieve the dummy display of the first pixel row as described above, it is necessary to adjust the timing of the gate line control signal.

일반적으로, 게이트 구동부 내에는 게이트 클럭 펄스와 수직 시작신호가 사용되고 있다. 상기 게이트 클럭 펄스는 게이트 라인 전압의 타이밍을 생성하기 위한 기준 신호이며, 상기 수직 시작신호는 생성된 게이트 라인 전압을 액정 패널에 인가하는 시점을 결정하는 신호이다.In general, a gate clock pulse and a vertical start signal are used in the gate driver. The gate clock pulse is a reference signal for generating timing of a gate line voltage, and the vertical start signal is a signal for determining a time point at which the generated gate line voltage is applied to the liquid crystal panel.

이 발명에서는 액정 패널의 데이타 라인에 유효 데이타가 인가되기 이전에, 상기 수직 시작신호에 의해 패널의 표시 동작이 이루어지도록 함으로써 상기 추가된 화소 행이 유효 데이타 이전의 무효한 데이타를 표시하도록 제어된다.In the present invention, before the valid data is applied to the data line of the liquid crystal panel, the display operation of the panel is performed by the vertical start signal so that the added pixel row is controlled to display invalid data before the valid data.

따라서, 상기와 같은 첫 번째 화소 행의 더미 표시 동작에 의해 이미 언급한 목적이 달성될 수 있다.Therefore, the above-mentioned object can be achieved by the dummy display operation of the first pixel row as described above.

이하, 첨부된 도면을 참조하여 이 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도4는 이 발명의 실시예에 따른 전단 게이트 방식의 배선 구조를 가지는 액정 패널의 등가 회로도이고,4 is an equivalent circuit diagram of a liquid crystal panel having a wiring structure of a shear gate method according to an embodiment of the present invention.

도5는 상기 도4의 게이트 라인에 인가되는 신호의 파형도이고,5 is a waveform diagram of a signal applied to the gate line of FIG. 4;

도6은 이 발명에 따른 액정 패널을 구동하기 위한 게이트 라인 제어신호와 데이타 신호간의 타이밍을 보여주는 파형도이다.6 is a waveform diagram showing timing between a gate line control signal and a data signal for driving a liquid crystal panel according to the present invention.

먼저, 도4를 참조하여 이 발명의 실시예에 따른 액정 패널(3)의 구성을 설명한다.First, the configuration of the liquid crystal panel 3 according to the embodiment of the present invention will be described with reference to FIG.

도4에 도시되어 있듯이, 이 발명의 실시예에 따른 액정 패널(3)은, 서로 소정 간격을 두고 수평으로 형성되는 다수의 게이트 라인(G1∼Gn), 상기 게이트 라인(G1∼Gn)에 수직으로 형성되는 다수의 데이타 라인(D1∼Dm) 및 상기 게이트 라인(G1∼Gn)에 앞서 형성되는 두 개의 초기 게이트 라인(G-1, G0)을 가진다.As shown in Fig. 4, the liquid crystal panel 3 according to the embodiment of the present invention is perpendicular to the plurality of gate lines G1 to Gn and the gate lines G1 to Gn, which are formed horizontally at predetermined intervals from each other. And a plurality of data lines D1 to Dm and two initial gate lines G-1 and G0 formed before the gate lines G1 to Gn.

상기 게이트 라인(G-1∼Gn)과 데이타 라인(D1∼Dm)이 교차하는 영역에는 게이트, 소스 및 드레인을 가지는 박막 트랜지스터(TFT : Thin Film Transistor), 액정 커패시터(Cp) 및 유지 커패시터(Cst)로 구성된 하나의 화소가 형성되어 있다. 상기 박막 트랜지스터(TFT)의 게이트는 영역 내의 게이트 라인에 연결되고, 소스는 데이타 라인에 연결된다. 또한, 상기 박막 트랜지스터(TFT)의 드레인에는 액정 커패시터(Cp)와 유지 커패시터(Cst)가 형성된다.A thin film transistor (TFT), a liquid crystal capacitor Cp, and a storage capacitor Cst having a gate, a source, and a drain in an area where the gate lines G-1 to Gn and the data lines D1 to Dm cross each other. One pixel composed of) is formed. The gate of the thin film transistor TFT is connected to the gate line in the region, and the source is connected to the data line. In addition, a liquid crystal capacitor Cp and a storage capacitor Cst are formed at a drain of the thin film transistor TFT.

상기 유지 커패시터(Cst)의 다른 단자는 전단의 게이트 라인에 연결된다. 즉, 유지 커패시터(Cst)의 양단 전압은 전단의 게이트 라인 전압과 박막 트랜지스터를 통해 인가되는 데이타 라인 전압간의 차이에 의해 결정된다.The other terminal of the sustain capacitor Cst is connected to the gate line of the front end. That is, the voltage across the sustain capacitor Cst is determined by the difference between the gate line voltage at the front end and the data line voltage applied through the thin film transistor.

도5의 파형도는 게이트 라인(G-1∼Gn)에 인가되는 전압 파형의 일예를 든 것이다.5 shows an example of a voltage waveform applied to the gate lines G-1 to Gn.

도5의 파형도를 참조하면, 각 게이트 라인(G-1∼Gn)의 전압은 주기적으로 -5V와 -10V 사이를 스윙한다. 그리고, 첫 번째 초기 게이트 라인(G-1) 이외의 나머지 게이트 라인 전압에서는 25V 또는 20V의 턴온 레벨이 순차적으로 나타난다.Referring to the waveform diagram of FIG. 5, the voltage of each gate line G-1 to Gn periodically swings between -5V and -10V. At the other gate line voltages other than the first initial gate line G-1, turn-on levels of 25 V or 20 V appear sequentially.

게이트 라인(G-1∼Gn)의 전압을 -5V와 -10V 사이에서 스윙하는 것은 유지 커패시터의 극성을 주기적으로 반전시킴으로써 액정 커패시터를 교류 구동하기 위한 것이다. 또한, 게이트 라인 전압의 턴온 레벨이 25V 또는 20V인 것은 턴온 상태에서 액정 커패시터에 일정한 전위차가 인가되도록 하기 위한 것이다.Swinging the voltage of the gate lines G-1 to Gn between -5V and -10V is for alternatingly driving the liquid crystal capacitor by periodically inverting the polarity of the sustain capacitor. In addition, the turn-on level of the gate line voltage is 25V or 20V to allow a constant potential difference to be applied to the liquid crystal capacitor in the turn-on state.

이 발명의 실시예에 따른 액정 패널(3)에서 첫 번째 화소 행은 더미 표시 동작을 수행하며, 유효한 표시 동작을 수행하지 않는다. 이를 달성하기 위해서는 게이트 제어신호의 타이밍에 대한 설계가 필요하다.In the liquid crystal panel 3 according to the embodiment of the present invention, the first pixel row performs a dummy display operation and does not perform a valid display operation. To achieve this, a design of the timing of the gate control signal is required.

도6을 참조하여 이 발명의 실시예에서 사용되는 게이트 제어신호의 타이밍에 대하여 설명한다.Referring to Fig. 6, the timing of the gate control signal used in the embodiment of the present invention will be described.

도6에 도시되어 있듯이, 게이트 제어신호에는 수직 시작신호(STV)와 게이트 클럭 펄스 신호(CPV)가 있다. 상기 수직 시작신호(STV)는 게이트 라인 전압을 액정 패널에 인가하는 시점을 결정하는 신호이며, 상기 게이트 클럭 펄스 신호(CPV)는 게이트 라인 전압의 타이밍을 생성하기 위한 기준 신호이다. 상기 게이트 클럭 펄스 신호(CPV)의 하나의 클럭 펄스 구간은 하나의 수평 주기(1H)와 동일하다. 그리고, 수직 시작신호(STV)가 하이레벨로 되면, 이 기간 중의 게이트 클럭 펄스 신호(CPV)의 클럭 펄스에 대응하여 게이트 구동부는 게이트 라인 전압을 액정 패널에 인가한다.As shown in Fig. 6, the gate control signal includes a vertical start signal STV and a gate clock pulse signal CPV. The vertical start signal STV is a signal for determining a time point at which a gate line voltage is applied to the liquid crystal panel, and the gate clock pulse signal CPV is a reference signal for generating timing of the gate line voltage. One clock pulse section of the gate clock pulse signal CPV is equal to one horizontal period 1H. When the vertical start signal STV becomes high, the gate driver applies the gate line voltage to the liquid crystal panel in response to the clock pulse of the gate clock pulse signal CPV during this period.

도6의 수직 시작신호(STV)에서 점선으로 표시된 부분은 종래의 전단 게이트 배선 구조를 가지는 액정 패널에 적용되는 파형이며, 실선으로 표시된 부분은 이 발명에 따른 액정 패널에 적용되는 파형이다. 즉, 이 발명에 따른 액정 패널에서는 유효 데이타 구간(VALID)이 시작하기 바로 전의 하나의 수평 주기 이전에 게이트 클럭 펄스 신호(CPV)가 작용하도록 수직 시작신호(STV)가 제어된다. 이로 인해, 두 번째 초기 게이트 라인(G0)에는 유효 데이타 구간이 시작하기 전의 하나의 수평 주기 동안에 턴온 레벨이 인가되며, 도4에 도시된 액정 패널(3)의 첫 번째 화소 행은 데이타 라인(D1∼Dm)에 인가되는 데이타 전압의 무효 구간(INVALID)을 표시한다. 결국, 이 발명의 실시예에 따른 액정 패널(3)에서 첫 번째 화소 행이 무효 데이타 구간을 표시함으로써 이 발명에 따른 액정 패널은 전단 게이트 배선 구조에서 일어나는 첫 번째 화소 행의 불균일한 화소 표시를 해소시킬 수 있다.The portion indicated by the dotted line in the vertical start signal STV of FIG. 6 is a waveform applied to the liquid crystal panel having the conventional shear gate wiring structure, and the portion indicated by the solid line is the waveform applied to the liquid crystal panel according to the present invention. That is, in the liquid crystal panel according to the present invention, the vertical start signal STV is controlled so that the gate clock pulse signal CPV operates before one horizontal period immediately before the valid data interval VALID starts. As a result, the turn-on level is applied to the second initial gate line G0 during one horizontal period before the effective data period starts, and the first pixel row of the liquid crystal panel 3 shown in FIG. 4 is the data line D1. The invalid range INVALID of the data voltage applied to ˜Dm) is displayed. As a result, in the liquid crystal panel 3 according to the embodiment of the present invention, the first pixel row displays an invalid data section, so that the liquid crystal panel according to the present invention eliminates uneven pixel display of the first pixel row occurring in the front gate wiring structure. You can.

또한, 상기 첫 번째 화소 행의 더미 표시 동작은 블랙 매트릭스(black matrix)(도시하지 않음)를 이용하여 외부에 전달되지 않는다. 즉, 블랙 매트릭스를 설계할 때, 상기 더미 표시 동작을 수행하는 첫 번째 화소 행이 가려지도록 함으로써 첫 번째 화소 행의 표시 동작이 외부에 전달되지 않는다.In addition, the dummy display operation of the first pixel row is not transmitted to the outside using a black matrix (not shown). That is, when designing the black matrix, the display operation of the first pixel row is not transmitted to the outside by covering the first pixel row performing the dummy display operation.

이상과 같이 설명된 바에 따르면, 이 발명에 따른 액정 패널 및 그 구동 방법은 하나의 추가된 화소 행이 더미 표시동작을 수행하도록 함으로써 전단 게이트 배선 구조에서 발생하는 첫 번째 화소 행의 불균일한 표시 동작을 효과적으로 제거할 수 있다.As described above, the liquid crystal panel and its driving method according to the present invention allow one additional pixel row to perform a dummy display operation, thereby preventing the non-uniform display operation of the first pixel row generated in the front gate wiring structure. Can be removed effectively.

Claims (3)

다수의 게이트 라인;A plurality of gate lines; 상기 게이트 라인에 수직으로 교차하도록 형성되는 다수의 데이타 라인;A plurality of data lines formed to vertically intersect the gate lines; 상기 각 게이트 라인과 데이타 라인이 교차하는 영역에 형성되며, 각각은 스위치 소자, 액정 커패시터 및 유지 커패시터를 가지며, 대응하는 게이트 라인의 전압과 데이타 라인의 전압에 따라 소정의 표시 동작을 수행하는 다수의 화소와;The gate lines and the data lines intersect each other, each of which has a switch element, a liquid crystal capacitor, and a storage capacitor. A pixel; 상기 게이트 라인에 앞서 수평으로 형성되며, 최초 게이트 구동 신호를 인가받는 제1 게이트 라인과;A first gate line formed horizontally prior to the gate line and receiving an initial gate driving signal; 상기 제1 게이트 라인에 앞서 수평으로 형성되며, Voff 전압을 인가받는 제2 게이트 라인과;A second gate line formed horizontally prior to the first gate line and receiving a Voff voltage; 상기 제1 및 제2 게이트 라인 사이에 형성되어 더미 표시 동작을 하며, 사용자의 눈으로 확인할 수 없는 하나의 화소행과;A pixel row formed between the first and second gate lines to perform a dummy display operation and not visible to a user's eye; 상기 임의의 한 게이트 라인에 연결된 화소 내의 유지 커패시터는 전단의 게이트 라인과 대응하는 스위치 소자 사이에 연결되는, 전단 게이트 방식의 배선 구조를 가지는 액정 패널.And a sustain capacitor in the pixel connected to the one gate line is connected between the gate line of the front end and the corresponding switch element. 제1항에서,In claim 1, 상기 제1 게이트 라인에는 유효 데이타 구간 바로 전의하나의 수평 주기 동안에 턴 온 레벨이 인가되는 전단 게이트 방식의 배선 구조를 가지는 액정 패널.And a front gate type interconnection structure in which the turn-on level is applied to the first gate line during one horizontal period immediately before the effective data period. 사용자의 눈에 보이지 않도록 한 제1 게이트 라인에는 소정 주기로 반전하는 전압을 인가하고,A voltage inverted at a predetermined period is applied to the first gate line, which is not visible to the user. 다수의 TFT와 다수의 유지 커패시터와 다수의 액정 커패시터로 이루어진 눈에 보이지 않도록 한 화소 행에 의해 상기 제1 게이트 라인과 연결된 제2 게이트 라인과, 그외 다수의 게이트 라인에는 소정 주기로 반전하면서 순차적인 턴 온 레벨을 가지는 전압을 인가하며,The second gate line connected to the first gate line by an invisible pixel row composed of a plurality of TFTs, a plurality of sustain capacitors, and a plurality of liquid crystal capacitors, and a plurality of gate lines are sequentially inverted at predetermined intervals. Applying a voltage having an on level, 상기 두 번째 초기 게이트 라인에 인가되는 턴 온 레벨은 유효 데이타 구간 바로 전의 하나의 수평 주기 동안에 나타나도록 타이밍을 제어하는 전단 게이트 방식의 배선 구조를 가지는 액정 패널의 구동 방법.And a turn gate level wiring structure in which a turn-on level applied to the second initial gate line is displayed during one horizontal period immediately before an effective data period.
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