KR100200746B1 - Test method for combinational logic - Google Patents

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Abstract

본 발명은 조합형 논리회로의 테스트방법에 관한 것이다. 본 발명에 따른 테스트방법은, 상기 조합형 논리회로 전체 또는 선택된 일부의 입력 및 출력을 연결하여 링 발진이 가능한 회로를 구성하고, 상기 링 발진이 가능한 회로 내부에 형성되는 패쓰상의 모든 노드의 Stuck-at-1 및 Stuck-at-0 폴트를 테스트하는 것을 특징으로 한다. 따라서 본 발명에 따른 조합형 논리회로의 테스트방법은, 테스트벡터 수를 감소시켜 테스트 시간을 줄일 수 있는 장점이 있다.The present invention relates to a test method of a combinational logic circuit. The test method according to the present invention is a test method comprising the steps of: configuring a circuit capable of ring oscillation by connecting the inputs and outputs of all or a selected part of the combinational logic circuit; -1 and Stuck-at-0 faults. Therefore, the test method of the combinational logic circuit according to the present invention is advantageous in that the test time can be reduced by reducing the number of test vectors.

Description

조합형 논리회로의 테스트방법{Test method for combinational logic}{Test method for combinational logic}

본 발명은 조합형 논리회로의 테스트방법에 관한 것으로, 특히 테스트벡터 수를 감소시켜 테스트 시간을 줄일 수 있는 조합형 논리회로의 테스트방법에 관한 것이다.The present invention relates to a test method of a combinational logic circuit, and more particularly to a test method of a combinational logic circuit capable of reducing a test time by decreasing the number of test vectors.

근래에 마이크로콘트롤러, 마이크로프로세서, 및 ASIC등 논리형 반도체소자의 집적도가 크게 증가함에 따라, 이들의 동작을 테스트하기 위한 테스트벡터(Test Vector)의 수가 크게 증가하고 또한 테스트 시간이 지나치게 많이 소요됨으로 인하여 원가상승의 요인이 되고 있다. 구체적으로 설명하면, 입력이 m개이고 출력이 n개인 일반적인 조합형 논리회로(Combinational Logic)에서 내부 노드(Node) 수가 K개 존재할 경우, Stuck-at-1과 Stuck-at-0 모델을 단순히 사용하면 최대 100%의 폴트커버리지(Fault Coverage)를 보장할 수 있는 테스트벡터의 수는 최대 2K개까지 증가될 수 있다.(물론 하나의 테스트벡터에 의해 다른 부분의 폴트까지도 감지가 된다면, 최종 테스트벡터의 수는 2K개 이내로 감소될 수 있다.)In recent years, as the degree of integration of logic-type semiconductor devices such as a microcontroller, a microprocessor, and an ASIC has greatly increased, the number of test vectors for testing these operations has greatly increased and the test time has been excessively long This is a cause of cost increase. Specifically, when the number of internal nodes is K in a general combinational logic circuit having m inputs and n outputs, if the Stuck-at-1 and Stuck-at-0 models are simply used, The number of test vectors that can guarantee 100% fault coverage can be increased up to a maximum of 2K. (Of course, if one test vector detects faults in other parts, the number of final test vectors Can be reduced to 2K or less.

도 1은 종래의 테스트벡터 발생방법을 설명하기 위한 회로도로서, 이는 조합형 논리회로이고 내부 노드의 수는 8개이다. 여기에서 A0 내지 A3는 입력이고, B0 및 B1은 출력이며, AND1 내지 AND3는 앤드게이트, OR는 오아게이트, I는 인버터이다.1 is a circuit diagram for explaining a conventional test vector generating method, which is a combinational logic circuit and has eight internal nodes. Here, A0 to A3 are inputs, B0 and B1 are outputs, AND1 to AND3 are AND gates, OR is an OR gate, and I is an inverter.

도 1을 참조하면, 종래의 알고리즘(Algorithm)을 사용하여 8개의 모든 노드에 대해 Stuck-at-1 및 Stuck-at-0 모델을 적용하여 테스트벡터를 발생시킨다면 최대 8개의 테스트벡터 셋트가 필요하다. 예컨데 노드 X 지점의 Stuck-at-1 폴트를 감지하기 위해서는 상기 노드 X 지점을 논리0로 만들어야 한다. 즉 입력(A0,A1,A2)에 (0,0,0), (0,1,0), 및 (1,0,0)중에서 선택된 어느 하나를 입력하여야 한다. 상기 입력(A0,A1,A2)에 (0,0,0)을 입력할 경우, 최종적으로 출력 B0에서 논리1이 관측되도록 하기 위해서는 입력 A3에 논리1을 입력하여야 한다. 결론적으로 노드 X 지점의 Stuck-at-1 폴트를 감지하기 위해서는, 입력(A0,A1,A2,A3)에 (0,0,0,1)을 입력하고 출력(B0,B1)에서 (1,0)이 출력되는 것을 관측하면 된다.Referring to FIG. 1, if a test vector is generated by applying the Stuck-at-1 and Stuck-at-0 models to all eight nodes using a conventional algorithm, a maximum of eight test vector sets are required . For example, to detect a Stuck-at-1 fault at node X, the node X must be set to a logic zero. That is, any one of (0,0,0), (0,1,0), and (1,0,0) must be input to the input (A0, A1, A2). When (0, 0, 0) is input to the inputs A0, A1, and A2, a logic 1 must be input to the input A3 in order to finally observe the logic 1 at the output B0. In conclusion, to detect a Stuck-at-1 fault at node X, input (0,0,0,1) to the inputs (A0, A1, A2, A3) 0) is output.

그러나 상술한 종래의 테스트벡터 발생방법에서는, 상기와 같은 과정을 8개의 노드에 대해서 또한 각각 Stuck-at-1 및 Stuck-at-0에 대해서 수행하려면 최악의 경우 16개의 테스트벡터 셋트가 필요하게 된다. 이에따라 테스트 시간이 지나치게 많이 소요됨으로 인하여 원가상승의 요인이 된다.However, in the above-described conventional test vector generation method, in order to perform the above-described procedure for 8 nodes and also for Stuck-at-1 and Stuck-at-0, 16 test vector sets are required in the worst case . As a result, it takes a lot of time to test and it causes cost increase.

따라서 본 발명의 목적은 테스트벡터 수를 감소시켜 테스트 시간을 줄일 수 있는 조합형 논리회로의 테스트방법을 제공하는 데 있다.It is therefore an object of the present invention to provide a test method of a combinational logic circuit capable of reducing the test time by reducing the number of test vectors.

도 1은 종래의 테스트벡터 발생방법을 설명하기 위한 회로도1 is a circuit diagram for explaining a conventional test vector generating method.

도 2는 본 발명의 실시예에 따른 조합형 논리회로의 테스트방법을 설명하기 위한 회로도2 is a circuit diagram for explaining a method of testing a combinational logic circuit according to an embodiment of the present invention.

상기 목적을 달성하기 위한 본 발명에 따른 조합형 논리회로의 테스트방법은, 복수개의 입력들과 복수개의 출력들을 갖는 조합형 논리회로의 테스트방법에 있어서, 상기 복수개의 입력들중 어느 하나와 상기 복수개의 출력들중 어느 하나를 연결하여 상기 조합형 논리회로 내부에 발진이 가능한 링 발진 패쓰를 형성하는 단계; 상기 하나의 입력을 제외한 나머지 입력들에 소정의 값을 인가하여 상기 링 발진 패쓰를 동작시키는 단계; 상기 서로 연결된 입력 또는 출력으로부터 출력되는 신호를 관측하는 단계; 상기 신호가 발진신호인 경우에는 상기 링 발진 패쓰에 존재하는 모든 노드들에는 스턱-엣-1(Stuck-at-1) 및 스턱-엣-0 폴트가 존재하지 않는 것으로 판정하는 단계; 및 상기 신호가 논리하이 또는 논리로우인 경우에는 상기 모든 노드들중 적어도 어느 하나에 스턱-엣-1 및 스턱-엣-0 폴트가 존재하는 것으로 판정하는 단계를 구비하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of testing a combinational logic circuit having a plurality of inputs and a plurality of outputs, the method comprising the steps of: Forming a ring oscillation path capable of oscillating in the combinational logic circuit by connecting any one of the ring oscillation paths; Operating the ring oscillation path by applying a predetermined value to the remaining inputs except the one input; Observing signals output from the interconnected inputs or outputs; Determining that no stuck-at-1 and stuck-at-0 faults exist in all nodes present in the ring oscillation path if the signal is an oscillation signal; And determining that a stuck-at-1 and a stuck-at-zero fault exist in at least one of all the nodes when the signal is a logic high or a logic low.

상기 링 발진 패쓰를 형성하는 단계에서, 상기 하나의 입력과 상기 하나의 출력간에 반전관계가 성립되지 않을 경우에는 외부에서 인버터를 추가하여 상기 링 발진 패쓰를 형성한다.In the step of forming the ring oscillation path, if an inversion relation between the one input and the one output is not established, an inverter is added from the outside to form the ring oscillation path.

따라서 본 발명에 따른 조합형 논리회로의 테스트방법은, 테스트벡터 수를 감소시켜 테스트 시간을 줄일 수 있는 장점이 있다.Therefore, the test method of the combinational logic circuit according to the present invention is advantageous in that the test time can be reduced by reducing the number of test vectors.

이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 조합형 논리회로의 테스트방법을 설명하기 위한 회로도이다. A0 내지 A3는 입력이고, B0 및 B1은 출력이며, AND1 내지 AND3는 앤드게이트, OR는 오아게이트, I는 인버터이다. 여기에서 전제조건은 입력 및 출력 간에는 서로 직접 또는 인버터를 통한 연결이 가능해야 하고, 아울러 상기 각 입력 및 출력 핀은 외부에서 관찰이 가능하여야 한다.2 is a circuit diagram for explaining a method of testing a combinational logic circuit according to an embodiment of the present invention. A0 to A3 are inputs, B0 and B1 are outputs, AND1 to AND3 are AND gates, OR is an OR gate, and I is an inverter. The precondition here is that the input and output must be able to connect directly or via an inverter, and each input and output pin must be observable from the outside.

이하 도 2에 도시된 조합형 논리회로를 참조하여 본 발명에 따른 조합형 논리회로의 테스트방법을 상세히 설명하겠다. 먼저 상기 입력들(A0 내지 A3)중 어는 하나와 상기 출력들(B0 및 B1)중 어느 하나, 예컨데 입력(A0) 및 출력(B0) 사이에 존재하는 모든 노드(a,b,c,d,e)를 한꺼번에 테스트하기 위해서, 상기 입력(A0)와 상기 출력(B0)를 연결하여 발진이 가능한 링 발진 패쓰를 형성한다(단계 1). 상기 링 발진 패쓰를 형성하는 단계(단계 1)에서, 상기 입력(A0)과 상기 출력(B0)간에 반전관계가 성립되지 않을 경우에는 외부에서 인버터를 추가하여 상기 링 발진 패쓰를 형성한다. 다음에 상기 하나의 입력(A0)을 제외한 나머지 입력들(A1,A2,A3)에 소정의 값을 인가하여 상기 링 발진 패쓰를 동작시킨다. 즉 상기 입력(A0) 및 출력(B0)간에 링발진(Ring Oscillation) 성질을 갖는 논리반전(Logic Inversion) 관계가 성립되도록 상기 입력들(A1,A2,A3)에 (1,0,1)을 인가하여 상기 링 발진 패쓰를 동작시킨다(단계 2).Hereinafter, a test method of the combinational logic circuit according to the present invention will be described in detail with reference to the combinational logic circuit shown in FIG. All the nodes a, b, c, d, and d present between any one of the inputs A0 to A3 and one of the outputs B0 and B1, for example, the input A0 and the output B0, e), the input (A0) and the output (B0) are connected to form a ring oscillation path capable of oscillation (step 1). In the step of forming the ring oscillation path (step 1), if the inversion relation between the input A0 and the output B0 is not established, an inverter is externally added to form the ring oscillation path. Next, a predetermined value is applied to the remaining inputs (A1, A2, A3) except for the one input (A0) to operate the ring oscillation path. (1, 0, 1) to the inputs A1, A2, and A3 so that a logic inversion relationship having a ring oscillation property is established between the input A0 and the output B0. To operate the ring oscillating path (step 2).

다음에 상기 입력들(A1,A2,A3)에 (1,0,1)을 인가한 상태에서 상기 서로 연결된 입력(A0) 또는 출력(B0)으로부터 출력되는 신호를 관측한다(단계 3). 이때 상기 관측된 신호가 발진신호인 경우에는 상기 입력(A0) 및 출력(B0)간에 존재하는, 즉 상기 링 발진 패쓰에 존재하는 모든 노드들(a,b,c,d,e)에는 스턱-엣-1(Stuck-at-1) 및 스턱-엣-0 폴트(Fault)가 존재하지 않는 것으로 판정한다(단계 4). 상기 관측된 신호가 논리하이 또는 논리로우인 경우에는 상기 모든 노드들(a,b,c,d,e)중 적어도 어느 하나에 스턱-엣-1 및 스턱-엣-0 폴트가 존재하는 것으로 판정한다(단계 5).Next, a signal output from the input (A0) or the output (B0) connected with each other is observed with (1, 0, 1) applied to the inputs (A1, A2, A3) (step 3). At this time, when the observed signal is an oscillation signal, all the nodes a, b, c, d, and e existing between the input A0 and the output B0, It is determined that there is no Stuck-at-1 and Stuck-at-0 faults (step 4). If the observed signal is a logic high or logic low, it is determined that at least one of the nodes a, b, c, d, e has a stuck-at-1 and a stuck- (Step 5).

상기와 같은 방법을 상기 조합형 논리회로 전체 또는 선택된 일부의 입력 및 출력 간에 적용하면, 테스트벡터의 수를 크게 감소시킬 수 있으며, 이에 따라 테스트 시간을 줄일 수 있는 장점이 있다. 한편 상기 본 발명에 따른 테스트 방법의 개념은 순차형 논리회로(Sequencial Logic)에도 적용될 수 있다.If the above method is applied between the input and output of the entirety of the combinational logic circuit or a selected part of the combinational logic circuit, the number of test vectors can be greatly reduced, thereby reducing the test time. Meanwhile, the concept of the test method according to the present invention can also be applied to a sequential logic circuit.

본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형이 가능함은 명백하다.It will be apparent to those skilled in the art that various changes and modifications can be made by those skilled in the art without departing from the scope of the present invention.

상술하였듯이 본 발명에 따른 조합형 논리회로의 테스트방법은, 테스트벡터 수를 감소시켜 테스트 시간을 줄일 수 있는 장점이 있다.As described above, the test method of the combinational logic circuit according to the present invention has an advantage that the test time can be reduced by reducing the number of test vectors.

Claims (2)

복수개의 입력들과 복수개의 출력들을 갖는 조합형 논리회로의 테스트방법에 있어서,A method of testing a combinational logic circuit having a plurality of inputs and a plurality of outputs, 상기 복수개의 입력들중 어느 하나와 상기 복수개의 출력들중 어느 하나를 연결하여 상기 조합형 논리회로 내부에 발진이 가능한 링 발진 패쓰를 형성하는 단계;Forming a ring oscillation path capable of oscillating in the combinational logic circuit by connecting any one of the plurality of inputs and the plurality of outputs; 상기 하나의 입력을 제외한 나머지 입력들에 소정의 값을 인가하여 상기 링 발진 패쓰를 동작시키는 단계;Operating the ring oscillation path by applying a predetermined value to the remaining inputs except the one input; 상기 서로 연결된 입력 또는 출력으로부터 출력되는 신호를 관측하는 단계;Observing signals output from the interconnected inputs or outputs; 상기 신호가 발진신호인 경우에는 상기 링 발진 패쓰에 존재하는 모든 노드들에는 스턱-엣-1(Stuck-at-1) 및 스턱-엣-0 폴트가 존재하지 않는 것으로 판정하는 단계; 및Determining that no stuck-at-1 and stuck-at-0 faults exist in all nodes present in the ring oscillation path if the signal is an oscillation signal; And 상기 신호가 논리하이 또는 논리로우인 경우에는 상기 모든 노드들중 적어도 어느 하나에 스턱-엣-1 및 스턱-엣-0 폴트가 존재하는 것으로 판정하는 단계를 구비하는 것을 특징으로 하는 조합형 논리회로의 테스트방법.And determining that at least one of said nodes has a stuck-at-1 and a stuck-at-zero fault if the signal is a logic high or logic low. Test method. 제1항에 있어서, 상기 링 발진 패쓰를 형성하는 단계에서, 상기 하나의 입력과 상기 하나의 출력간에 반전관계가 성립되지 않을 경우에는 외부에서 인버터를 추가하여 상기 링 발진 패쓰를 형성하는 것을 특징으로 하는 조합형 논리회로의 테스트방법.2. The method as claimed in claim 1, wherein, in the step of forming the ring oscillation path, an inverter is added from the outside to form the ring oscillation path when an inversion relationship is not established between the one input and the one output A method of testing a combinational logic circuit.
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