KR100192020B1 - Mixed analog and digital integrated circuit and testing method thereof - Google Patents
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Abstract
아날로그/디지털 혼재집적회로의 구성 및 그의 테스트 방법은 공지되어있다. 이들 테스트 방법들은 D/A 및 A/D 변환기의 검증과 직선성에 목적을 두고 있다. D/A 회로 및 A/D 회로가 일련으로 연결되어 D/A 회로 및 A/D 회로의 가역성을 검증하게 되는 구성을 가지며, 감쇠기가 D/A 변환후에 삽입되고, 상기 감쇠기의 상호적인 감쇠율에 동등한 증배울을 가는 증배기가 A/D 변환기의 후방부에 삽입된다.The construction of analog / digital hybrid integrated circuits and their test methods are well known. These test methods are aimed at verifying and linearity of D / A and A / D converters. The D / A circuit and the A / D circuit are connected in series to verify the reversibility of the D / A circuit and the A / D circuit, the attenuator is inserted after the D / A conversion, and the attenuation ratio of the attenuator is A multiplier with equal multiplication is inserted in the rear of the A / D converter.
Description
제1도는 본 발명의 제1실시예의 아날로그 / 디지털 혼재집적회로를 나타내는 블록 구성도.1 is a block diagram showing an analog / digital hybrid integrated circuit of a first embodiment of the present invention.
제2도는 본 발명의 제2실시예의 아날로그 / 디지털 혼재집적회로를 나타내는 블록 구성도.2 is a block diagram showing an analog / digital hybrid integrated circuit of a second embodiment of the present invention.
제3도는 본 발명의 제3실시예의 아날로그 / 디지털 혼재집적회로를 나타내는 블록 구성도.3 is a block diagram showing an analog / digital hybrid integrated circuit according to a third embodiment of the present invention.
제4도는 본 발명의 제4실시예의 아날로그 / 디지털 혼재집적회로를 나타내는 블록 구성도.4 is a block diagram showing an analog / digital hybrid integrated circuit according to a fourth embodiment of the present invention.
제5도는 본 발명의 제5실시예의 아날로그 / 디지털 혼재집적회로를 나타내는 블록 구성도.5 is a block diagram showing an analog / digital hybrid integrated circuit of a fifth embodiment of the present invention.
제6도는 종래 기술의 아날로그 / 디지털 혼재집적회로를 나타내는 블록 구성도.6 is a block diagram showing a conventional analog / digital mixed circuit.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1, 41, 51, 61 : 집적 회로 2, 42, 52, 62 : 디지털 회로1, 41, 51, 61: integrated circuit 2, 42, 52, 62: digital circuit
3, 53, 63 : A/D 변환기 4, 54, 64 : D/A 변환기3, 53, 63: A / D converter 4, 54, 64: D / A converter
5, 55 : 아날로그 입력단자 6, 56 : 아날로그 출력단자5, 55: Analog input terminal 6, 56: Analog output terminal
7 : 디지털 파형 발생기 8 : 디지털 멀티플렉서7: digital waveform generator 8: digital multiplexer
9 : 감쇠기 10 : 제1아날로그 멀티플렉서9 attenuator 10 first analog multiplexer
11 : 제2아날로그 멀티플렉서 12 : 증배기11: second analog multiplexer 12: multiplier
13 : 디지털 멀티플렉서 14, 74 : 비교회로13: digital multiplexer 14, 74: comparison circuit
15, 45, 65 : 아날로그 테스트 인에이블단자15, 45, 65: Analog test enable terminal
16 : 테스트모드 변환단자 17 : 비교 출력단자16: test mode conversion terminal 17: comparison output terminal
18 : 클럭 입력단자 19 : 제1아날로그 멀티플렉서 변환 신호기18: clock input terminal 19: the first analog multiplexer conversion signal
20 : 제2아날로그 멀티플렉서 변환 신호기20: second analog multiplexer conversion signal
21 : 디지털 출력단자21: Digital output terminal
22 : D/A 변환기 및 A/D 변환기 이외의 아날로그회로22: Analog circuit other than D / A converter and A / D converter
23: 아날로그 입력신호 에뮬레이션용 디지털 신호 출력23: Digital signal output for analog input signal emulation
24 : 아날로그 출력신호 보조용 디지털 신호기24: analog signal output digital signal
25 : 아날로그 입력신호 선택용 아날로그 멀티플렉서25: analog multiplexer for analog input signal selection
26 : 아날로그 출력신호 테스트 아날로그 신호 선택용 아날로그 멀티플렉서26: Analog output signal test Analog multiplexer for analog signal selection
본 발명은, 아날로그회로 및 디지털 회로가 혼재된 집적회로 및, 그의 테스트방법에 관한 것이다.The present invention relates to an integrated circuit in which analog and digital circuits are mixed, and a test method thereof.
최근에는, 아날로그 및 디지털 회로가 집적되어 하나의 칩을 형성하는 아날로그/디지털 혼재회로기술이 집적회로의 성능을 향상시키도록 연구되어왔다. 이 경우에 있어서, LSI 테스터를 사용하여 소망의 기능/작동들을 성취할 수 있는지를 알기위하여 실제적으로 제조된 반도체 칩을 테스트하는 것이 필요하다. 즉, 디지털 회로를 제외하고 아날로그 회로만의 작동을 테스트하도록 요구되어왔다.Recently, analog / digital mixed circuit technology, in which analog and digital circuits are integrated to form one chip, has been studied to improve the performance of integrated circuits. In this case, it is necessary to test a practically manufactured semiconductor chip to see if an LSI tester can achieve the desired functions / operations. That is, it has been required to test the operation of only analog circuits except digital circuits.
하지만, 종래의 디지털 회로용 LSI 테스터는 논리적인 신호의 값 및 그의 출현(appearance)의 타이밍만을 강조하기 위하여 구성되어 있고, 출력파형을 고려하지 않으므로, 아날로그회로를 전용적으로 테스트하는 LSI 테스터가 요구된다. 그러한 장치로서, 두가지 타입을 생각할 수도 있는데, 즉, 아날로그 회로만을 전용적으로 확인하는 LSI 테스터 및, 아날로그 신호 및 디저털 신호 둘 다 다룰 수 있는 아날로그 및 디지털 회로용 LSI 테스터를 지적할 수도 있다.However, the conventional LSI tester for digital circuits is configured to emphasize only the value of a logical signal and the timing of its appearance, and does not consider an output waveform. Therefore, an LSI tester exclusively testing an analog circuit is required. do. As such a device, two types may be considered, namely LSI testers that exclusively identify analog circuits, and LSI testers for analog and digital circuits that can handle both analog and digital signals.
종래의 장치에서는, 디지털 테스트 및 아날로그 테스트는 두 번 반복되는 테스트를 요구하며, 각각의 회로에 대하여 분리적으로 실행되어야 했다. 더욱이, 전체회로는 아날로그 회로로부터 디지털 회로의 분리를 행하도록 구성되어야했으며, 그러므로써 칩영역 및 단자들의 수를 증가시켰다. 그러한 단점들을 가능한 최소한으로 억제하고, 가관성(observability) 및 제어성을 증가시키는 아날로그/디지털 혼재회로의 구성은, 예컨데, 일본국 특허 공보 제 2-19780(1990) 호에 공지되어있다.In conventional devices, digital and analog tests require two repeated tests, each having to be run separately for each circuit. Moreover, the entire circuit had to be configured to separate the digital circuit from the analog circuit, thus increasing the chip area and the number of terminals. The construction of an analog / digital mixed circuit that suppresses such disadvantages to the minimum possible and increases the observability and controllability is known, for example, from Japanese Patent Publication No. 2-19780 (1990).
하지만, 이 구성에서는, 아날로그 테스터가 절대적으로 필요하며, 두번행하는 테스트의 필요성에는 변화가 없다.However, in this configuration, the analog tester is absolutely necessary and the need for a double test remains unchanged.
최근에, LSI 테스터가 비싸지고, 이용 가능한 테스터의 숫자가 비용 문제로 인해 극적으로 줄어들어야 하므로 디지털 테스터의 기능에 부가적으로 출력 파형을 고려할 필요가 있다. 이 때문에, 아날로그 및 디지털 혼재회로의 칩에 대한 테스트시간 및 테스트비용이 아날로그 회로가 부복한 칩의 경우와 비교하여 극적으로 증가되고, 부가된 값 및 비용의 증가를 가져오는 딜레마에 빠진다. 그러므로, 만약, 아날로그 및 디지털 혼재회로 칩이 디지털테스터만을 사용하여 또한 테스트될 수 있다면, 최대한으로 이로울 것이다.Recently, because LSI testers are expensive and the number of available testers has to be reduced dramatically due to cost concerns, it is necessary to consider the output waveform in addition to the functionality of the digital tester. Because of this, the test time and test cost for the chips of the analog and digital mixed circuits are dramatically increased in comparison with the case of the chip with which the analog circuit is overrun, and the dilemma leads to an increase in the added value and the cost. Therefore, it would be beneficial if the analog and digital mixed circuit chips could also be tested using only the digital tester.
그런 관점으로부터, 예컨데, 일본국 특허공보 제 1-138478(1989)호에서 공지된 아날로그/디지털 혼재회로가 과거에 제안되어왔다.From that point of view, for example, analog / digital mixed circuits known from Japanese Patent Laid-Open No. 1-138478 (1989) have been proposed in the past.
상기와 본질적으로 일치하는 회로구성을 보여주는 제6도를 참조하여, 디지털 회로(62)의 출력에 연결된 D/A 변환기(64) 및 디지털 회로(62)로 구성된 회로는 이 회로에서 가정될 수 있으며, 아날로그 신호를 출력시키는 기능이 디지털 회로의 통상적인 기능에 부가된다.Referring to FIG. 6 showing a circuit configuration that is essentially consistent with the above, a circuit composed of the D / A converter 64 and the digital circuit 62 connected to the output of the digital circuit 62 can be assumed in this circuit. In addition, the function of outputting an analog signal is added to a normal function of a digital circuit.
디지털 테스터로 이 회로의 테스트를 수행하기 위하여, 아날로그 출력은 두개의 부분으로 나누어지고, A/D 변환기(63)가 그들중의 하나에 연결되어 디지털 신호를 다시 얻도록 아날로그 출력을 재변환한다. 만약, 테스트에 전용인 부가적인 기능인 A/D 변환기(63) 및 D/A 변환기(64) 둘 다 정상적으로 작동하고 있다면, D/A 컨버젼 직전의 디지털 신호 x 및 A/D 컨버젼 직후의 디지털 신호 z는 엄격하게 일치해야하므로, 상기 테스트는 등가를 검지함으로써 이루어진다.In order to test this circuit with a digital tester, the analog output is divided into two parts and the A / D converter 63 is connected to one of them to reconvert the analog output so as to obtain the digital signal again. If both the A / D converter 63 and the D / A converter 64, which are additional functions dedicated to the test, are operating normally, the digital signal x immediately before the D / A conversion and the digital signal z immediately after the A / D conversion Should be strictly matched, so the test is made by detecting equivalence.
하지만, 디지털 신호 x 및 D/A 인버스의 결과인 신호 y 사이의 관계가 y = f(x) 로 표시되고, A/D 변화된 신호 z 및 신호 y 사이의 관계는 z = g(y)로 표시되어서, z = g( f (x) )가 된다. 제6도에 도시된 종래의 테스트 기술은 g가 f 의 인버스 함수인지 아닌지의 검증에만 목적을 두었고, A/D 변환기 및 D/A 변환기로서의 유효성, 즉 그들의 선형성을 보장하는데 목적을 두지 않았다.However, the relationship between the signal y resulting from the digital signal x and the D / A inverse is represented by y = f (x), and the relationship between the A / D changed signal z and the signal y is represented by z = g (y). And z = g (f (x)). The conventional test technique shown in FIG. 6 only aimed at verifying whether g is an inverse function of f and not aiming at ensuring its effectiveness as A / D converters and D / A converters, ie their linearity.
신호 x의 데이타버스 및 신호 z의 데이타버스가 단락되는 극도의 경우에서는, 신호 y에 상관없이 무결점으로서 그 산출물들이 테스트를 패스할 가능성이 있다. 더욱이, D/A 변환기(64)의 테스트 방법만을 출력측에 제공하므로, 이 테스트 방법을 일반적인 아날로그/디지털 혼재집적회로에로의 적용은 어렵게 된다.In extreme cases where the data bus of signal x and the data bus of signal z are shorted, there is a possibility that the outputs pass the test as a defect regardless of signal y. Moreover, since only the test method of the D / A converter 64 is provided on the output side, it is difficult to apply this test method to a general analog / digital hybrid integrated circuit.
그러므로, 본 발명의 목적은 아날로그/디지털 혼재집적회로 및 설치된 A/D 변환기 및 D/A 변환기의 각각의 선형성의 검증과 같은 테스트가 자체적으로 실행될 수 있는 테스트 방법을 제공하는데 있다.Therefore, it is an object of the present invention to provide a test method in which tests such as verification of linearity of analog / digital hybrid integrated circuits and respective installed A / D converters and D / A converters can be executed on their own.
집적회로는 하나의 단일 반도체칩상에, 제1디지털 데이타를 수신하고 상기 제 1 디지털 데이타를 상기 제1디지털 데이타의 제1값의 제1진폭대표값을 갖는 제1아날로그 신호로 변환시키는 D/A 변환기, 상기 제1진폭의 K 번만큼 큰 제2진폭을 갖는 제2아날로그 신호를 산출하기 위하여 상기 제1아날로그 신호를 수신하도록 상기 D/A 변환기에 효과적으로 연결된 제1수단들, 상기 K는 1 이외의 수이며, 상기 제2아날로그 신호를 효과적으로 수신하고, 상기 제2아날로그 신호를 상기 제2아날로그 신호의 상기 제2진폭의 제2대표값을 갖는 제2디지털 테이타로 변환시키는 A/D 변환기, 상기 제2디지털 데이타의 상기 제2값의 1/K 번만큼 큰 제3값을 갖는 제3디지털 데이타를 산출하기 위하여 상기 제2아날로그 신호를 수신하도록 상기 A/D 변환기에 효과적으로 연결된 제 2 수단들 및, 상기 제1 및 제3디지털 데이타를 받아들이도록 효과적으로 연결되고, 상기 제1디지털 데이타를 상기 제3디지털 데이타와 비교하는 비교기를 포함하는 집적회로를 제공한다.The integrated circuit receives a first digital data on one single semiconductor chip and converts the first digital data into a first analog signal having a first amplitude representative value of the first value of the first digital data. A converter, first means effectively connected to the D / A converter to receive the first analog signal to produce a second analog signal having a second amplitude as large as K times the first amplitude, wherein K is other than 1 An A / D converter for efficiently receiving the second analog signal and converting the second analog signal to a second digital data having a second representative value of the second amplitude of the second analog signal, the A second effectively connected to the A / D converter to receive the second analog signal to produce third digital data having a third value as large as 1 / K times of the second value of second digital data; Stages and the second is operatively connected to receive the first and the third digital data, and provides an integrated circuit comprising a comparator for comparing the first digital data and the third digital data.
상기 제1수단은 감쇠기에 의해서 구성하는 것은 바람직하다. 이 구성에 있어서, D/A 변환기의 출력은, 출력이 A/D 변환기로 공급되는 감쇠기에 공급된다. A/D 변환기의 출력은 제2수단으로서 증배기에 의해서 디지털 값으로 증폭된다. 상기 증배기의 출력 및 D/A 변환기의 입력은 결국 디지털 비교기에 의해서 서로 비교된다. 만약, 감쇠기 인자가 1/(0a1) 이면, 증배율(multiplication factor)은 a 이다.Preferably, the first means is constituted by an attenuator. In this configuration, the output of the D / A converter is supplied to an attenuator whose output is supplied to the A / D converter. The output of the A / D converter is amplified to a digital value by a multiplier as a second means. The output of the multiplier and the input of the D / A converter are eventually compared to each other by a digital comparator. If the attenuator factor is 1 / (0a1), then the multiplication factor is a.
D/A 변환기에 입력된 디지털 신호 x 및, D/A 변환기에 의해서 출력된 아날로그 신호 y 사이의 관계가 y = f (x)에 의해서 표시되고, A/D 변환기에 입력된 아날로그 신호 y 및, A/D 변환기에 의해서 출력된 디지털 신호 z 사이의 관계가 z = g (y)에 의해서 표시된다고 가정해보자.The relationship between the digital signal x input to the D / A converter and the analog signal y output by the D / A converter is represented by y = f (x), and the analog signal y input to the A / D converter, Assume that the relationship between the digital signals z output by the A / D converter is represented by z = g (y).
본 발명에 따른 테스트는 하기와 같다. 첫째로, 아날로그 증배기 및 디지털 멀티플렉서는 D/A 변환기로 부터의 아날로그 신호가, 출력이 D/A 변환기의 입력과 비교되는 A/D 변환기에 직접적으로 전달되도록 설정된다. 수학적으로 말하자면, 상기 관계식The test according to the invention is as follows. First, analog multipliers and digital multiplexers are set up so that analog signals from the D / A converter are delivered directly to the A / D converter whose output is compared to the input of the D / A converter. Mathematically speaking, the relation
이 모든 x 에 유효하는지 아닌지가 테스트될 것이다. 만약, 유효하다면 상기 관계식It will be tested whether it is valid for all these x. If valid, the relationship
즉, f=g-1, 이 검증되도록 판명된다. 만약, 상기식이 유효하지 않으면, 상기 실예는 결함체로서 결정된다.In other words, f = g -1 , turns out to be verified. If the above equation is not valid, the above example is determined as a defective body.
만약, 산출물이 제1테스트를 패스할 경우, 하기에 설명된 제2테스트를 받게될 것이다.If the product passes the first test, it will receive the second test described below.
첫째로, 아날로그 멀티플렉서 및 디지털 멀티플렉서는 a 에 의해서 신호를 증배하는 감쇠기를 통하여 D/A 변환기로부터의 아날로그신호를 패스하기 위하여 설정되어서, A/D 변환기에 의해서 입력되고, 1/a 만큼 신호를 증배하는 디지털 증배수단을 경유하여 A/D 변환기로부터의 디지털 신호는 D/A 변환기에 입력되는 신호와 비교된다. 수학적으로 말하자면, 상기 관계식이First, the analog multiplexer and digital multiplexer are set up to pass analog signals from the D / A converter through an attenuator multiplying the signal by a, input by the A / D converter, and multiplying the signal by 1 / a. The digital signal from the A / D converter via the digital multiplication means is compared with the signal input to the D / A converter. Mathematically speaking, the relationship
모든 x 에 대하여 유효한지 아닌지가 테스트될 것이다. 만약, 유효하다면, 상기 관계식It will be tested whether it is valid for all x. If valid, the relation
즉, a·f =((1/a)·g)-1=g-1·a 이 검증되도록 판명된다.That is, it turns out that a.f = ((1 / a) .g) -1 = g -1.a is verified.
f=g-1이 제 1 테스트에서 검증되어졌으므로, 상기 관계식Since f = g -1 has been verified in the first test, the relation
이 모든 x 에 유효하다고 말할 수 있다. 상기 관계식이,Can be said to be valid for all these x's. The above relationship,
를 만족하는 f(x) 선형함수인 경우에만 유효하다고 수학적으로 증명될 수 있기 때문이다. 즉, 상술된 방법을 사용함으로써 D/A 변환기의 선형성에 대한 테스트를 수행가능하다.This is because it can be mathematically proved to be valid only if the f (x) linear function satisfies. In other words, it is possible to perform a test for the linearity of the D / A converter by using the above-described method.
또한 g(y)=(1-a)·y이 추론될 수 있으므로 A/D 변환기의 선형성이 동시적으로 검증될 수 있다.Also, since g (y) = (1-a) · y can be inferred, the linearity of the A / D converter can be verified simultaneously.
상술된 테스트 방법을 사용함으로써, A/D 변환기도 아니고 D/A 변환기도 아닌 아날로그 회로를 테스트하는 것이 가능하게 된다.By using the test method described above, it becomes possible to test an analog circuit which is neither an A / D converter nor a D / A converter.
즉, 어떤 종류의 디지털 회로부터 또는 외측으로부터의 디지털 신호를, 선형성이 바로 검증된 D/A 변환기에 입력시킴으로써, 상기 변환기로부터의 출력은 A/D변환기도 아니고 D/A 변환기도 아닌 아날로그 회로(예컨데, 저역통과필터)에 보내진다. 아날로그 회로의 출력은, 선형성이 바로 검증되는 A/D 변환기에 보내진다. 다음으로, A/D 변환기로 부터의 디지털 출력신호와 D/A 변환기에 원래적으로 전달된 디지털 입력신호 사이의 상호관계가 분석된다.That is, by inputting a digital signal from any kind of digital circuit or from the outside into a D / A converter whose linearity is directly verified, the output from the converter is an analog circuit that is neither an A / D converter nor a D / A converter. For example, a low pass filter). The output of the analog circuit is sent to an A / D converter where linearity is directly verified. Next, the correlation between the digital output signal from the A / D converter and the digital input signal originally delivered to the D / A converter is analyzed.
상기 얻어진 상호관계가 원래적으로 설계되었는지 또는 그렇지 않은지를 판단함으로써 아날로그 회로의 작동을 검증하는 것이 가능하다.It is possible to verify the operation of the analog circuit by determining whether the obtained correlation was originally designed or not.
각 아날로그 및 디지털 회로는 일반적으로 외측으로 신호들을 전달하기 위한 다수의 채널들을 가지고 있다. 그런 경우에는, 멀티플렉서를 사용하여 변환함에 의해서 D/A 변환기로 부터 아날로그 신호들은 출력하기 위하여 외부측으로부터 아날로그 회로에 입력된 모든 아날로그 신호들을 변환시킴으로써, 그리고 아날로그 회로로부터 외부측에 출력된 아날로그 신호를 두 부분으로 나누고, 한 부분을 A/D 변환기에 보냄으로써, 디지털 회로측부의 아날로그 회로쪽으로 모든 입력들을 준비하는 것이 가능하게 되고, 아날로그 회로로부터의 모든 출력들은 디지털 회로측부에 수신될 수 있게 된다.Each analog and digital circuit generally has a number of channels for carrying signals outward. In such a case, the analog signals from the D / A converter are converted by using a multiplexer to convert all the analog signals input from the outside to the analog circuit, and the analog signals output from the analog circuit to the outside are converted. By dividing into two parts and sending one part to the A / D converter, it becomes possible to prepare all the inputs to the analog circuit on the digital circuit side, and all outputs from the analog circuit can be received on the digital circuit side.
상기의 제1, 제2 및 제3의 테스트를 결합함으로써, 상기 아날로그 회로의 전체적인 검증절차는 디지털 테스터에 의해서 수행될 수 있다.By combining the first, second and third tests described above, the entire verification procedure of the analog circuit can be performed by a digital tester.
제3테스트에서는, D/A 변환기 및 A/D 변환기가, 말하자면, 파형발생기 및 측정기구로서, 각각 사용되고, 이 발명의 본질적인 특징은, 제2테스트에서 검증된 A/D 변환기 및 D/A 변화기의 선형성이 파형발생기 및 측정기구로서 그들의 이용가능성에 근거를 제공한다.In the third test, a D / A converter and an A / D converter are used, namely, as a waveform generator and a measuring instrument, respectively, and an essential feature of the present invention is the A / D converter and the D / A changer verified in the second test. The linearity of the provides a basis for their availability as waveform generators and measurement instruments.
본 발명의 상기 및 타목적들, 특징들 및 이점들은 첨부한 도면들을 참조하여서 본 발명의 하기의 상세한 설명을 참조함으로써 좀 더 분명해질 것이다.The above and other objects, features and advantages of the present invention will become more apparent by referring to the following detailed description of the present invention with reference to the accompanying drawings.
제1도는 본 발명의 아날로그/디지털 혼재집적회로의 제 1 실시예의 구성을 보여주는 블록선도이다.1 is a block diagram showing the configuration of the first embodiment of the analog / digital hybrid integrated circuit of the present invention.
본 실시예의 아날로그/ 디지털 혼재집적회로(1)에서, 집적회로(1)에서의 모든 디지털 공정들은 디지털 회로(2)에 의해서 수행된다. 이 회로는 아날로그 입력이 아날로그 입력단자(5)로부터 A/D 변환기(3)를 경유하여 디지털 회로(2)에 입력되는 구성을 가지며, 아날로그 출력은 아날로그 출력단자(6)로 부터 D/A 변환기(4)를 경유하여 외부측으로 출력된다.In the analog / digital hybrid integrated circuit 1 of this embodiment, all digital processes in the integrated circuit 1 are performed by the digital circuit 2. This circuit has a configuration in which an analog input is input from the analog input terminal 5 to the digital circuit 2 via the A / D converter 3, and the analog output is a D / A converter from the analog output terminal 6. It is output to the outside via (4).
이 실시예에서, 디지털 LSI 테스터에 의한 테스트의 대상물은 A/D 변환기(3) 및 D/A 변환기(4)이다. 디지털 회로(2)를 위한 테스트는 디지털테스터를 사용함으로써 디지털 회로를 위한 종래의 테스트방법에 따라서 행해질 수도 있다.In this embodiment, the objects to be tested by the digital LSI tester are the A / D converter 3 and the D / A converter 4. The test for the digital circuit 2 may be done according to a conventional test method for the digital circuit by using a digital tester.
본 발명의 아날로그/디지털 혼재집적회로(1)의 제 1 실시예는 A/D 변환기(3) 및 D/A 변화기(4)를 테스트하는데 필요한 모든 수단들이 디지털 회로(2)의 외부에 부가적인 회로로서 제공되는 구성을 갖는다.The first embodiment of the analog / digital hybrid integrated circuit 1 of the present invention provides that all means necessary for testing the A / D converter 3 and the D / A transducer 4 are additional to the exterior of the digital circuit 2. It has a configuration provided as a circuit.
상기 부가적인 회로는 디지털 파형발생기(7), 디지털 멀티플렉서(8), 0.5의 감쇠율 a를 갖는 감쇠기(9), 제1아날로그 멀티플렉서(10), 제2아날로그 멀티플렉서(11), 상호적인 감쇠율 a에 동등한 2의 멀티플렉스 인자를 갖는 디지털 멀티플렉서(12), 디지털 멀티플렉서(13) 및, 비교회로(14)들로 구성된다. 이들 부가적인 회로들은 아날로그 테스트 인에이블 단자 (ATE)(15), 테스트 모드 변환단자(ATM)(16) 및, 상술된 회로의 제어를 위한 외부측에 비교회로(14)의 출력신호를 출력하는 비교기 출력단자(17)를 갖추고 있다. 더욱이, 클릭 입력단자(18)로 부터의 클릭은 정상적인 작동 및 테스트 작동시의 모든 경우에 사용된다.The additional circuit comprises a digital waveform generator 7, a digital multiplexer 8, an attenuator 9 with attenuation rate a of 0.5, a first analog multiplexer 10, a second analog multiplexer 11, mutual attenuation rate a. It consists of a digital multiplexer 12, a digital multiplexer 13, and a comparison circuit 14 having an equivalent multiplex factor of two. These additional circuits output the output signal of the analog test enable terminal (ATE) 15, the test mode conversion terminal (ATM) 16, and the comparison circuit 14 to the outside for control of the circuit described above. Comparator output terminal 17 is provided. Moreover, clicks from the click input terminal 18 are used in all cases of normal operation and test operation.
다음으로, 본 발명의 아날로그/디지털 혼재집적회로의 제1실시예를 위한 테스트 방법의 절차의 개요가 설명될 것이다.Next, an outline of the procedure of the test method for the first embodiment of the analog / digital hybrid integrated circuit of the present invention will be described.
첫째로, ATM (16)은 제1아날로그 멀티플렉서(10)를 설정하기 위하여 턴오프되어 D/A 변환기(4)의 출력신호를 직접적으로 패스하고, 동시에 디지털 멀티 플렉서 (13)를 설정하여 A/D 변환기(4)의 출력신호를 직접적으로 패스한다. 더욱이, ATE(15)는 제2아날로그 멀티플렉서(11)를 설정하기 위하여 턴온되어, 제1아날로그 멀티플렉서(10)로부터 아날로그 신호를 패스하게 하고, 동시에 디지털멀티플렉서(8)를 설정하여 디지털 파형발생기(7)로부터 디지털 신호를 패스하게 한다.First, the ATM 16 is turned off to set up the first analog multiplexer 10 to directly pass the output signal of the D / A converter 4, and at the same time sets the digital multiplexer 13 to A Passes the output signal of the / D converter 4 directly. Furthermore, the ATE 15 is turned on to set the second analog multiplexer 11 to pass an analog signal from the first analog multiplexer 10 and simultaneously set the digital multiplexer 8 to set the digital waveform generator 7. Pass the digital signal from
그렇게 함으로써, 파형발새익(7)에 의해서 발생된 신호는 D/A 변환기(4)에 입력된다. D/A 변환기(4)로부터의 신호는 제 1 아날로그 멀티플렉서(10) 및 제2아날로그 멀티플렉서(11)를 경유하여 A/D 변환기(3)에 보내진다.By doing so, the signal generated by the wave blades 7 is input to the D / A converter 4. The signal from the D / A converter 4 is sent to the A / D converter 3 via the first analog multiplexer 10 and the second analog multiplexer 11.
더욱이, A/D 변환기(3)에 의해서 변환된 디지털 신호는 디지털 멀티플렉서(13)를 경유하여 비교회로(14)의 입력단자들중의 하나에 공급된다.Furthermore, the digital signal converted by the A / D converter 3 is supplied to one of the input terminals of the comparison circuit 14 via the digital multiplexer 13.
다른 한편으로는, 디지털파형발생기(7)에 의해서 발생된 신호는 비교회로(14)의 타입력단자에 직접적으로 공급되어서, 비교결과 신호는 양쪽 입력단자들에서 신호의 일치 또는 불일치에 따라서 비교회로(14)로 부터 출력된 다음에, 출력단자(17)에 전달된다.On the other hand, the signal generated by the digital waveform generator 7 is supplied directly to the type force terminal of the comparison circuit 14, so that the resultant signal is compared with the corresponding circuit or inconsistent signal at both input terminals. After outputting from 14, it is transmitted to the output terminal 17.
소정의 패턴숫자까지의 클럭입력단자(18)에 입력된 클럭신호들의 수는 디지털 테스터측에서 카운트되고, 제1테스트의 결과는 H 레벨신호가 그 제1테스트 기간동안 출력단자(17)로부터 출력되지 않는다면, 좋은 결과로서 생각된다. 즉, A/D 변환기(3) 및 D/A 변환기(4)의 가역성이 검증된다.The number of clock signals input to the clock input terminal 18 up to a predetermined pattern number is counted on the digital tester side, and the result of the first test is that the H level signal is output from the output terminal 17 during the first test period. If not, it is considered a good result. That is, the reversibility of the A / D converter 3 and the D / A converter 4 is verified.
다음에, ATM(16)은 제1아날로그 멀티플렉서(10) 설정하기 위하여 턴온되어 감쇠율 0.5 를 갖는 감쇠기(9)로 부터의 출력신호를 패스하고, 투-폴드(two-fold) 디지털 멀티플렉서(12)의 출력측의 디지털 멀티플렉서(13)를 동시에 설정한다. 그렇게 함으로써, 디지털 파형발생기(7)에 의해서 발생된 신호는 디지털 멀티플렉서(8)를 경유하여 아날로그신호로의 변환용 D/A 변환기(4)에 공급된다. 상기 변환된 신호는 감쇠기(9)에 의해서 1/2로 감쇠되며, 제1아날로그 멀티플렉서(10) 및 제2아날로그 멀티플렉서(11)를 경유하여 A/D 변환기(3)에 보내져서 A/D 변환기(3)에 의해서 디지털 신호로 다시 변환되고, 투-폴드 디지털 멀티플렉서(12)에 의해서 하나의 비트씩 최상의 비트(MSB)로 이동한 다음에, 디지털 멀티플렉서(13)를 경유하여 비교회로(14)의 입력단자들 중의 하나에 공급된다.Next, the ATM 16 is turned on to set up the first analog multiplexer 10 and passes the output signal from the attenuator 9 having an attenuation rate of 0.5 and a two-fold digital multiplexer 12. The digital multiplexer 13 on the output side of is simultaneously set. By doing so, the signal generated by the digital waveform generator 7 is supplied to the D / A converter 4 for conversion into an analog signal via the digital multiplexer 8. The converted signal is attenuated in half by the attenuator 9 and is sent to the A / D converter 3 via the first analog multiplexer 10 and the second analog multiplexer 11 to be converted into an A / D converter. Converted back to a digital signal by (3), shifted by the two-fold digital multiplexer 12 to the best bit MSB by one bit, and then the comparison circuit 14 via the digital multiplexer 13; It is supplied to one of the input terminals of.
다른 한편으로는, 디지털 파형발생기(7)에 의해서 발생된 신호는 비교회로(14)의 타 입력단자에 직접적으로 공급되어서, 양 입력단자들 사이의 일치 또는 불일치에 따라서 비교기(14)로부터의 비교결과는 출력단자(17)에 전달된다. 디지털 테스터측에서, 소정의 패턴수까지의 클럭입력단자(18)에 공급된 클럭신호의 수를 계수한 후에야, 본 실예가 그 테스트기간중에 출력단자(17)로부터 출력되는 H레벨이 없다면 제 2테스트를 패스하게 된다고 결정된다. 다시 말하자면, A/D 변환기(3) 및 D/A 변환기(4)의 선형성은 동시에 검증된다. 마침내 ATE(15)는 아날로그 멀티플렉서를 설정하기 위하여 턴오프되어 단자(5)로부터 A/D 변환기(3)까지 입력신호를 패스시키고, 다지털 멀티플렉서를 설정하여 디지털 회로(2)로부터 D/A 변환기(4)까지 신호를 패스시킨다. 이 회로의 아날로그 부분에 대한 테스트공정, 즉, A/D 변환기(3) 및 D/A 변환기(4)가 완성된다.On the other hand, the signal generated by the digital waveform generator 7 is directly supplied to the other input terminal of the comparison circuit 14, so that the comparison from the comparator 14 depends on the coincidence or mismatch between the two input terminals. The result is sent to the output terminal 17. On the digital tester side, after counting the number of clock signals supplied to the clock input terminal 18 up to a predetermined number of patterns, the second embodiment if there is no H level output from the output terminal 17 during the test period. It is determined that the test passes. In other words, the linearity of the A / D converter 3 and the D / A converter 4 are verified simultaneously. Finally, the ATE 15 is turned off to set up the analog multiplexer, passing the input signal from the terminal 5 to the A / D converter 3, and setting up the digital multiplexer to set the digital multiplexer to the D / A converter. Pass the signal up to (4). The test process for the analog part of this circuit, i.e. the A / D converter 3 and the D / A converter 4, is completed.
다음에, 본 발명의 아날로그/디지털 혼재집적회로의 제2실시예가 설명될 것이다.Next, a second embodiment of the analog / digital hybrid integrated circuit of the present invention will be described.
제2도를 참조하여, 본 실시예는, A/D 변환기(3)를 경유하여 단자(5)로부터 입력된 아날로그에 따라서, 집적회로(1)에서의 모든 공정이 디지털 회로(2)에 의해서 행해지는 집적회로이다. 회로(2)로부터의 디지털 출력은 단자(30)를 통하여 외부측에 전달된다.Referring to FIG. 2, in this embodiment, according to the analog input from the terminal 5 via the A / D converter 3, all the processes in the integrated circuit 1 are carried out by the digital circuit 2; It is an integrated circuit performed. The digital output from the circuit 2 is transmitted to the outside via the terminal 30.
본 실시예에서, 집적회로(1)는 디지털 회로(2)로부터 단자(19)까지 디지털 신호만을 출력하므로, 디지털 신호를 아날로그 신호로 변환시킬 필요성이 없게 된다.In this embodiment, the integrated circuit 1 only outputs a digital signal from the digital circuit 2 to the terminal 19, so that there is no need to convert the digital signal into an analog signal.
그러므로, 디지털 LSI 테스터에 의한 테스트의 대상물은 A/D 변환기(3)이다. 잔류하는 부품이 디지털 회로(2)뿐이므로, 디지털테스터를 사용하는 디지털 회로의 종래의 테스트 절차에 따라서 행해질 필요만이 있는 상기 테스트는 제1실시예는 경우와 유사하다.Therefore, the object to be tested by the digital LSI tester is the A / D converter 3. Since only the remaining parts are the digital circuits 2, the above test, which only needs to be performed in accordance with the conventional test procedure of the digital circuit using the digital tester, is similar to the case of the first embodiment.
본 발명의 아날로그/디지털 혼재집적회로의 제2실시예는 A/D 변화기의 테스트를 위해 필요한 모든 수단들이 디지털 회로(2)에 부가적인 회로들로서 제9공되는 구성을 가진다. 달리 말하면, 이 부가적인 회로는 디지털 파형발생기(7), D/A 변화기(4), 0.5의 감쇠율 a를 갖는 감쇠기, 제1아날로그 멀티플렉서(10), 제2아날로그 멀티플렉서(11), 상호적인 감쇠율 a과 동등한 증배율 (multiplication factor)갖는 디지털 증배기(12), 디지털 멀티 플렉서(13)및, 비교회로(14)들로 구성된다. 게다가, 아날로그 테스트 인에이블단자(ATE) (15), 테스트모드 변환단자(ATM)(16)및, 외부측에 비교회로(14)의 출력을 출력시키기 위한 비교출력단자(17)들이 이들 회로들을 제어하기 위하여 제공된다. 단자(18)로부터의 클럭은 정상적인 작동 및 테스트 작동의 두 경우에 모두 사용된다.The second embodiment of the analog / digital hybrid integrated circuit of the present invention has a configuration in which all means necessary for the test of the A / D changer are provided as ninth additional circuits to the digital circuit 2. In other words, this additional circuit comprises a digital waveform generator 7, a D / A transducer 4, an attenuator with attenuation rate a of 0.5, a first analog multiplexer 10, a second analog multiplexer 11, mutual attenuation rate. It consists of a digital multiplier 12, a digital multiplexer 13, and a comparison circuit 14 having a multiplication factor equal to a. In addition, the analog test enable terminal (ATE) 15, the test mode conversion terminal (ATM) 16, and the comparison output terminals 17 for outputting the output of the comparison circuit 14 to the outside are provided with these circuits. Provided to control. The clock from terminal 18 is used in both normal operation and test operation.
본 실시예를 위한 테스트 절차의 개요는 제1실시예의 절차와 동일하므로, 절차의 설명은 생략한다.Since the outline of the test procedure for this embodiment is the same as that of the first embodiment, description of the procedure is omitted.
다음에, 본 발명의 아날로그/디지털 혼재집적회로의 제3실시예가 설명될 것이다.Next, a third embodiment of the analog / digital hybrid integrated circuit of the present invention will be described.
제3도를 참조하여, 아날로그/디지털 혼재집적회로의 본 실시예가 집적회로(1)에서의 모든 공정들이 단자(40)로부터의 디지털 입력신호에 따라서 디지털 회로(2)에 의해서 수행되는 집적회로이므로, 입력 아날로그 신호를 디지털 회로(2)용 디지털 신호로 변회시킬 필요성이 없게된다.Referring to FIG. 3, since this embodiment of the analog / digital hybrid integrated circuit is an integrated circuit in which all processes in the integrated circuit 1 are performed by the digital circuit 2 according to the digital input signal from the terminal 40. There is no need to convert the input analog signal into a digital signal for the digital circuit 2.
따라서, 본 실시예에서는, 디지털 LSI 테스터에 의한 테스터의 대상물은 D/A 변환기(4)이다. 잔류하는 부품이 디지털 회로(2)뿐이므로, 디지털 테스터에 의한 디지털 회로를 위한 종래의 테스트절차에 따라서 행해질 필요성만이 있는 테스트는 제1 및 제2실시예의 경우와 유사하다.Therefore, in this embodiment, the object of the tester by the digital LSI tester is the D / A converter 4. Since only the remaining parts are the digital circuits 2, the tests that need only be performed in accordance with conventional test procedures for the digital circuits by the digital tester are similar to those in the first and second embodiments.
본 발명의 아날로그/디지털 혼재집적회로의 제3실시예는, 디지털 회로(2) 이외에, 디지털파형발생기(7), 신호소오스 변환을 위한 디지털 멀티플렉서(8), 0.5의 감쇠율 a를 갖는 감쇠기(9), 제1아날로그 멀티플렉서(10), A/D 변환기(3), 디지털 증배기(12), 디지털 멀티플렉서(13) 및 비교회로(14)들을 , D/A 변환기(4)를 테스트하기 위한 필요한 수단으로서 가진다. 게다가, 아날로그 테스트 인에이블단자(ATE)(15), 테스트모드 변환단자(ATM)(16) 및 외부측으로 비교회로(14)의 출력을 출력하기 위한 비교기 출력단자(17)를 갖추고 있어 이들 회로들을 제어한다. 단자(18)로부터의 클럭은 정상적인 작동 및 테스트 작동시 모두에 사용된다.In a third embodiment of the analog / digital hybrid integrated circuit of the present invention, in addition to the digital circuit 2, a digital waveform generator 7, a digital multiplexer 8 for signal source conversion, an attenuator 9 having an attenuation factor a of 0.5 ), The first analog multiplexer 10, the A / D converter 3, the digital multiplier 12, the digital multiplexer 13 and the comparison circuits 14, are necessary to test the D / A converter 4 As a means. In addition, an analog test enable terminal (ATE) 15, a test mode conversion terminal (ATM) 16, and a comparator output terminal 17 for outputting the output of the comparison circuit 14 to the outside are provided. To control. The clock from terminal 18 is used for both normal operation and test operation.
본 실시예를 위한 테스트 방법의 절차상의 개요가 제1 또는 제2실시예의 테스트 방법의 절차와 일치하므로, 절차의 상세한 설명은 생략한다.Since the procedural outline of the test method for this embodiment is consistent with that of the test method of the first or second embodiment, detailed description of the procedure is omitted.
다음에, 본 발명의 아날로그/디지털 혼재집적회로의 제 4 실시예를 설명한다.Next, a fourth embodiment of the analog / digital hybrid integrated circuit of the present invention will be described.
제4도를 참조하여 본 실시예의 아날로그/디지털 혼재집적회로는, 아날로그/디지털 혼재 집적회로의 제1실시예의 구성품들 가운데 디지털하게 프로세스할 수 있는, 디지털 파형발생기(7), 디지털 멀티플렉서(8,13), 증배기(12), 비교회로(14) 및, 디지털 회로(2)들이 하나의 디지털 회로(42)안으로 집적되는 구성을 가진다.With reference to FIG. 4, the analog / digital hybrid integrated circuit of this embodiment can be digitally processed among the components of the first embodiment of the analog / digital hybrid integrated circuit, digital waveform generator 7, digital multiplexer 8, 13), the multiplier 12, the comparison circuit 14, and the digital circuits 2 are integrated into one digital circuit 42.
본 실시예의 디지털 회로(42)는 CPU 매크로 블록 또는 메모리 매크로 블록과 같은 고도로 진보된 디지털 매크로들이 장착된 특정용도용 집적회로(ASIC)로 구성된다. 그렇기 때문에, 제1실시예의 부가적인 회로의 규모를 최소한의 레벨로 억제 가능하게 된다.The digital circuit 42 of the present embodiment is composed of an application specific integrated circuit (ASIC) equipped with highly advanced digital macros such as a CPU macro block or a memory macro block. Therefore, the scale of the additional circuit of the first embodiment can be suppressed to a minimum level.
아날로그/디지털 집적회로(41)는 아날로그 테스트 인에이블 단자(ATE)(45)를 제공한다. 상기 디지털 회로는 아날로그 테스트가 상기 ATE(45)의 턴온 또는 턴오프를 감시함으로써 이루어지는지 또는 그렇지 않은지를 검색한다.The analog / digital integrated circuit 41 provides an analog test enable terminal (ATE) 45. The digital circuitry searches whether the analog test is made by monitoring the turn on or turn off of the ATE 45 or not.
상기 테스트용 클럭으로서, 디지털 회로(42)를 위한 테스트의 시방에 따라서, 클럭입력단자(18) 또는 디지털 회로(42) 내에서 테스트를 위하여 새롭게 발생된 클럭신호로부터 디지털 회로(42)에 공급된 테스트 클럭이 사용된다.As the clock for the test, according to the specification of the test for the digital circuit 42, it is supplied to the digital circuit 42 from the clock signal newly generated for the test in the clock input terminal 18 or the digital circuit 42. The test clock is used.
다음에, 본 실시예의 테스트 방법을 위한 절차의 개요를 설명한다.Next, an outline of a procedure for the test method of this embodiment will be described.
첫째로, ATE(45)는 턴온되어, 디지털 회로(42)가 아날로그 테스트모드에 있는지를 검색하도록 한다. 이 신호를 수신하는 순간, 디지털 회로(42)는 CPU 매크로를 사용함으로써 디지털 회로(42)내의 메모리 매크로 블록(도시되지 않음)에서 프로그램 프리-셋에 따라서 테스트 시퀀스를 수행한다.First, the ATE 45 is turned on to search if the digital circuit 42 is in analog test mode. Upon receiving this signal, the digital circuit 42 performs the test sequence in accordance with the program preset in the memory macro block (not shown) in the digital circuit 42 by using the CPU macro.
상기 프로그램에 따라서, 첫째로, 변환신호(20)는 제2아날로그 멀티플렉서(11)를 설정하도록 턴온되어서 제1아날로그 멀티플렉서(10)로부터 출력신호를 A/D 변환기(3)에 패스시킨다. 다음에, 변환신호(19)는 제1아날로그 멀티플렉서(10)를 설정하도록 턴오프되어 D/A 변환기(4)로부터의 출력신호를 제2멀티플렉서(11)에 패스시킨다.According to the above program, firstly, the conversion signal 20 is turned on to set the second analog multiplexer 11 to pass the output signal from the first analog multiplexer 10 to the A / D converter 3. The conversion signal 19 is then turned off to set the first analog multiplexer 10 to pass the output signal from the D / A converter 4 to the second multiplexer 11.
다음에, 디지털 파형발생기(7)는, 메모리 매크로 블록내에 저장된 테스트 신호발생 제어프로그램 및 테스트 데이타에 의해서 제어되는 CPU로부터의 명령에 따라서, 일련의 테스트 신호들을 D/A 변환기에 발생시킨다. D/A 변환기(4)에 의해서 테스트 신호가 아날로그 신호로 변환된 후에, 상기 테스트 신호는 제1아날로그 멀티플렉서(10)및 제2아날로그 멀티플렉서(11)를 경유하여 A/D 변환기(3)에 보내진다. 더욱이, A/D 변화기(3)에 의해서 디지털 신호로 재변환되고, 그것의 출력신호는 디지털 회로(42)내의 비교기(14)에 입력되어 디지털 파형발생기(7)로부터의 신호와 비교되고, 그 비교의 결과는 보고형태로서 디지털 출력단자(21)로부터 외부측에 출력된다.Next, the digital waveform generator 7 generates a series of test signals to the D / A converter according to instructions from the CPU controlled by the test signal generation control program and the test data stored in the memory macro block. After the test signal is converted into an analog signal by the D / A converter 4, the test signal is sent to the A / D converter 3 via the first analog multiplexer 10 and the second analog multiplexer 11. Lose. Furthermore, it is reconverted into a digital signal by the A / D changer 3, and its output signal is input to the comparator 14 in the digital circuit 42 and compared with the signal from the digital waveform generator 7. The result of the comparison is output to the outside from the digital output terminal 21 as a report form.
디지털 LSI 테스터는 상기 보고의 내용에 따라서 차후의 테스트 시퀀스를 변경한다.The digital LSI tester changes subsequent test sequences in accordance with the contents of the report.
만약, IC가각 상기 프로그램에 따라서 일련의 테스트를 패스한다면, 제1아날로그 멀티플렉서(10)로의 변환신호(19)는 제1아날로그 멀피플렉서(10)로의 입력신호를 감쇠기(9)의 출력신호로 변환하도록 턴온된다.If the IC passes a series of tests according to each of the above programs, the conversion signal 19 to the first analog multiplexer 10 converts the input signal to the first analog multiplexer 10 into the output signal of the attenuator 9. Turned on to convert.
다음에, 일련의 테스트 신호들은 상술된 동일한 방식에 의해서 D/A 변환기(4)에 입력된다. D/A 변환기(4)에 의해서 변환된 아날로그 신호는 감쇠기(9)를 경유하여 A/D 변환기(3)에 보내져서, 제1아날로그 멀티플렉서(10) 및 제2아날로그 멀티플렉서(11)가 디지털 신호로 재변환되도록 한다.Next, a series of test signals are input to the D / A converter 4 in the same manner as described above. The analog signal converted by the D / A converter 4 is sent to the A / D converter 3 via the attenuator 9 so that the first analog multiplexer 10 and the second analog multiplexer 11 are digital signals. To be reconverted to.
A/D 변화기로부터의 신호는 시프트 레프트(shift left)(SHL) 명령에 의한 CPU 매크로 블록의 논리연산부(ALU) 블록(도시되지 않음)에 의해서 2배로 되고, 디지털 파형발생기(7)로부터 발생된 신호와 비교된다. 상기 비교의 결과는 보고의 형태로서 디지털 출력단자(21)로부터 외부측으로 출력된다. 상기 출력보고를 수신하는 순간, 디지털 테스터는 테스트하의 생산품이 양호한지 또는 않는지 결정을 내린다. 이 일련의 테스트가 행해지므로써, 상기 아날로그 테스트가 완성된다.The signal from the A / D changer is doubled by an ALU block (not shown) of the CPU macro block by a shift left (SHL) instruction, and is generated from the digital waveform generator 7. Compared to the signal. The result of the comparison is output from the digital output terminal 21 to the outside in the form of a report. Upon receipt of the output report, the digital tester determines whether the product under test is good or not. This series of tests is performed to complete the analog test.
이 실시예의 특징은 디지털 회로(42) 이외의 부가적인 회로의 구성이 최소한의 스케일로 주어지고, 부가적인 핀의 수가 단지 ATE(45)의 하나이므로, 반도체 칩의 구성에 미치는 영향은 매우 적다.The feature of this embodiment is that the configuration of additional circuits other than the digital circuit 42 is given on a minimum scale, and since the number of additional pins is only one of the ATEs 45, the influence on the configuration of the semiconductor chip is very small.
다음에, 제5도를 참조하여, 본 발명의 아날로그. 디지털 혼재집적회로의 제5실시예가 설명될 것이다. 이 집적회로(51)는 아날로그회로(22), 디지털 회로(52), 그리고 아날로그 회로(22) 및 디지털 회로(52)사이의 신호변환을 위한 D/A 변환기(54-1)및 A/D 변환기(53-1)들을 포함한다. 아날로그 회로(22)는 A/D 및 D/A 변화기능들을 제외한 몇가지 기능들을 가지며, 아날로그 멀티플렉서(25)를 경유하여 입력단자 (55)로부터의 아날로그 입력 및, D/A변환기(54-1)를 경유하여 디지털 회로(52)로부터의 출력신호에 따라서 작동한다. 상기 디지털 회로(52)는 아날로그 멀티플렉서(26) 및 A/D 변환기(53-1)를 경유하여 아날로그회로(22)로부터의 출력신호 및, D/A 변환기(54) 출력디지털 신호에 따라서 작동한다. 아날로그/ 디지털 혼재집적회로(51)는 나아가, 디지털 테스터를 사용하여 아날로그/디지털 혼재집적회로의 전체기능을 테스트하는데 필요한 부가적인 요소들인 D/A 변환기(54-2)및 A/D 변환기(53-2)를 더 포함한다. 상기 디지털 회로(52)는 디지털파형발생기, 디지털 멀티플렉서, 증배기, 비교기 및, 제4실시예에서 설명된 것들과 같은 테스트 시퀀스 제어프로그램들을 포함하며, 이들은 A/D 변환기(53-1,2), D/A 변환기(54-1,2), 및 집적회로(51)의 전체기능들을 테스트하는데 사용된다. 상기 디지털 회로(52)는 나아가, 입력단자(55)로부터 아날로그 입력신호를 에물레이트하기 위한 에뮬레이터를 더 포함한다.Next, referring to FIG. 5, the analog of the present invention. A fifth embodiment of the digital mixed circuit will be described. The integrated circuit 51 is an analog circuit 22, a digital circuit 52, and a D / A converter 54-1 and A / D for signal conversion between the analog circuit 22 and the digital circuit 52. Converters 53-1. The analog circuit 22 has several functions except for the A / D and D / A changing functions, and the analog input from the input terminal 55 and the D / A converter 54-1 via the analog multiplexer 25. It operates in accordance with the output signal from the digital circuit 52 via. The digital circuit 52 operates in accordance with the output signal from the analog circuit 22 and the D / A converter 54 output digital signal via the analog multiplexer 26 and the A / D converter 53-1. . The analog / digital hybrid integrated circuit 51 further goes through the D / A converter 54-2 and the A / D converter 53, which are additional elements required to test the full functionality of the analog / digital hybrid integrated circuit using a digital tester. -2) further. The digital circuit 52 includes a digital waveform generator, a digital multiplexer, a multiplier, a comparator, and test sequence control programs such as those described in the fourth embodiment, which are A / D converters 53-1,2. , D / A converters 54-1, 2, and integrated circuits 51 are used to test the full functionality. The digital circuit 52 further includes an emulator for emulating the analog input signal from the input terminal 55.
제4실시예에서 설명된 방법을 사용함으로써, A/D 및 D/A 변환기의 테스트는 (A/D 53-1, D/A 54-1) 및 (A/D 53-2, D/A 54-2)의 각 쌍을 위해 수행된다.By using the method described in the fourth embodiment, the testing of the A / D and D / A converters is carried out using (A / D 53-1, D / A 54-1) and (A / D 53-2, D / A 54-2) for each pair.
A/D 및 D/A 변환기의 모든 쌍들의 테스트를 마친후에, 집적회로(51)의 전체 기능들의 테스트가 하기와 같이 수행된다.After testing all pairs of A / D and D / A converters, testing of the overall functions of the integrated circuit 51 is performed as follows.
첫째로, 아날로그 멀티플렉서(25)는 D/A 변환기(54-2)로부터 출력신호를 패스하도록 설정되고, 아날로그 멀티플렉서(11,26)는 디지털 회로(52)에 저장된 프로그램의 제어하에 아날로그 회로(22)로부터 각 출력신호들을 패스하도록 설정된다.First, the analog multiplexer 25 is set to pass an output signal from the D / A converter 54-2, and the analog multiplexers 11 and 26 are under the control of a program stored in the digital circuit 52. Pass each of the output signals.
다음에, 디지털 회로(52)의 에뮬레이터는 입력신호를 D/A 변환기(54-2)로 에뮬레이트한다. 상기 아날로그 회로는 D/A 변환기(54-2)로부터의 출려신호에 따라서 작동하고, A/D 변환기(53-1)를 경유하여 디지털 회로(52)로 출력신호를 출력한다. 상기 디지털 회로(52)는 A/D 변환기(53-1)로부터의 출력신호에 따라서, 아날로그 회로(22)에 변환된 신호를 보내는 D/A 변환기(54-1)에 디지털 신호를 출력한다. 상기 아날로그 회로(22)로부터의 출력신호는 A/D 변환기(53-2)를 경유하여 디지털 회로(52)에 전달된다. 그 다음에, 상기 전달된 디지털 신호들은 디지털 회로(52)의 메모리에 저장된 기대값과 비교된다. 상기 디지털 회로(52)는 상기 두개의 값이 서로 일치하는지 또는 일치하지 않은지에 따라서 단자(21)를 경유하여 상기 비교된 신호를 외부측에 출력한다. 따라서, 아날로그/디지털 회로 혼재회로의 전체 기능의 테스트는 디지털테스터만을 사용함으로써 수행된다.The emulator of the digital circuit 52 then emulates the input signal with the D / A converter 54-2. The analog circuit operates in accordance with the output signal from the D / A converter 54-2, and outputs an output signal to the digital circuit 52 via the A / D converter 53-1. The digital circuit 52 outputs a digital signal to the D / A converter 54-1 which sends the converted signal to the analog circuit 22 in accordance with the output signal from the A / D converter 53-1. The output signal from the analog circuit 22 is transmitted to the digital circuit 52 via the A / D converter 53-2. The transmitted digital signals are then compared with the expected values stored in the memory of the digital circuit 52. The digital circuit 52 outputs the compared signal to the outside via the terminal 21 depending on whether the two values coincide with each other or not. Therefore, the test of the entire function of the analog / digital circuit mixed circuit is performed by using only the digital tester.
상술된 테스트 절차는 디지털 회로(52)의 메모리에 저장된 프로그램에 의해서 제어된다.The test procedure described above is controlled by a program stored in the memory of the digital circuit 52.
상기 실시예에서, 아날로그 회로(22)는 외부의 입력단자(55)로부터의 단일 입력신호와 외부의 출력단자(56)로의 단일 출력신호를 가지므로, 상기 입력신호(55)와 연관된 부가적인 D/A 변환기(54-2)의 수가 하나이고, 출력신호(56)와 연관된 부가적인 A/D 변환기(53-2)의 수는 하나가 된다. 상기 아날로그 회로가 외부측으로부터 다수의 입력신호들과 외부측으로 다수의 출력신호들을 가질경우, 부가적인 D/A 변환기의 수는 입력신호들의 수와 일치하고, A/D 변환기의 수는 출력신호들의 수와 일치한다.In this embodiment, the analog circuit 22 has a single input signal from an external input terminal 55 and a single output signal to an external output terminal 56, so that an additional D associated with the input signal 55 is present. The number of / A converters 54-2 is one, and the number of additional A / D converters 53-2 associated with the output signal 56 is one. When the analog circuit has a plurality of input signals from the outside and a plurality of output signals from the outside, the number of additional D / A converters matches the number of input signals, and the number of A / D converters Matches the number
일반적인 아날로그/디지털 혼재집적회로의 테스트방법으로서의 종래 기술은 일본국 특허 공보 제 2-19780(1990)호에 공지되어있다. 디지털 부분용 테스트는 디지털 테스터를 사용하여 수행되고, 아날로그 부분용 테스트는 아날로그 테스터를 사용하여 분리적으로 수행하는 테스트 방법이고, 디지털 회로측으로부터의 외부측(종래의 기술에서 미션 A 인(mission A in) 으로 일컬음)으로부터 고유의 아날로그 입력을 에뮬레이트하는 테스트 방법에 기초한 테스트 방법은 아니며, 디지털 회로측으로 옮겨옴으로써 외부측(종래의 기술에서 미션 A 아웃(mission A out)으로 일컬음)에 고유의 아날로그 출력을 분석하는 테스트 방법이다. 이 때문에, 본 발명은 디지털 테스터만을 사용하여 모든 테스트를 수행한 벙법으로 처음으로 실현된 방법이다.The prior art as a test method for a general analog / digital hybrid integrated circuit is known from Japanese Patent Publication No. 2-19780 (1990). The test for the digital part is performed using a digital tester, the test for the analog part is a test method performed separately using an analog tester, and the external side from the digital circuit side (mission A in the conventional technology (mission A It is not a test method based on a test method that emulates an inherent analog input from an in), but rather an analog inherent to the outside (known as mission A out in the conventional art) by moving to the digital circuit side. Test method to analyze the output. For this reason, the present invention is the first method realized by the method of performing all the tests using only the digital tester.
본 실시예의 설명에서, 외부측으로부터 디지털 회로측에 아날로그 입력신호를 에뮬레이트하는 신호를 형성하기 위한 정보를 입력하는 방법은 상세하게 설명되지 않았다. 하지만, 스캔 체인(scan chain) 또는 바운더리 스캔(boundary scan)을 사용하는 방법과 같은, 디지털 회로의 테스트를 용이하게하는 일적인 기술은 본 발명의 테스트 기술과 회로의 구성에 따라서 분명하게 사용될 수 있다. 그러므로, 본 발명이 아날로그 부분의 테스트 기술에 대하여 적용되는한, 그런 기술의 동시적인 적용은 본 발명의 범위내에서 자연적으로 실패한다는 점은 분명하다.In the description of this embodiment, a method of inputting information for forming a signal emulating an analog input signal from the outside to the digital circuit side has not been described in detail. However, one technique that facilitates the testing of digital circuits, such as methods using scan chains or boundary scans, can be used explicitly depending on the test techniques and circuit configurations of the present invention. . Therefore, as long as the present invention is applied to the test technique of the analog part, it is clear that simultaneous application of such a technique naturally fails within the scope of the present invention.
더욱이, A/D 변환기 및 D/A 변환기의 증폭율은 본 실시예 및 타 실시예에서 다루지 않았다. 하지만, 이에 대한 이유는, 증폭율의 검증이 기준전압을 사용하는 비교공정을 수행함으로써 쉽게 성취될 수 있기에 간단하며, 이에 대한 언급의 부족으로 인해서, 본 발명의 범위에 어떠한 식으로든 영향을 주지 않는다는 점이 분명하다.Moreover, the amplification ratios of the A / D converter and the D / A converter are not dealt with in this embodiment and the other embodiments. However, the reason for this is that the verification of the amplification factor is simple because it can be easily accomplished by performing a comparison process using a reference voltage, and due to the lack of mention thereof, it does not affect the scope of the present invention in any way. The point is clear.
상술한 바와 같이, 본 발명은 디지털 테스터만에 의해서 D/A 변환기를 갖는 디지털 회로가 D/A 변환기의 테스트만을 다룰 수 있도록 하여 종래의 테스트방법 (일본국 특허 공부 제 1-139478(1990)호)의 단점을 극복하고, 테스트 목적을 위하여 장착된 A/D 변환기의 가역성만을 검증할 수 있다. 더욱이, 본 발명은 상기 가역성의 검증을 D/A 변환기에까지 확대할 수 있고, A/D 변환기 및 D/A 변환기의 선형성을 동시에 검증할 수 있다. 그러므로, 본 발명은 단일 LSI 테스터를 사용하여 일반적인 아날로그/디지털 혼재집적회로의 완전한 테스트를 할 수 있게한다.As described above, the present invention allows a digital circuit having a D / A converter to deal only with a test of the D / A converter by a digital tester only, so that the conventional test method (Japanese Patent Study No. 1-139478 (1990)). We can overcome the drawbacks of) and only verify the reversibility of the installed A / D converter for testing purposes. Moreover, the present invention can extend the verification of the reversibility to the D / A converter and simultaneously verify the linearity of the A / D converter and the D / A converter. Therefore, the present invention enables a complete test of a typical analog / digital hybrid integrated circuit using a single LSI tester.
따라서, 본 발명은 많은 작업장비로 값싼 디지털 테스트환경에서의 아날로그회로에 숙련되지 않은 작업자에 의한 아날로그/디지털 혼재집적회로의 테스트를 용이하게하고, 테스트하는 시간 및 비용의 감소와 테스트의 간략화를 위해 디자인을 향상시키는 효과는 가진다.Accordingly, the present invention facilitates the testing of analog / digital hybrid integrated circuits by operators unfamiliar with analog circuits in inexpensive digital test environments with a large number of working equipment, and reduces the time and cost of testing and simplifies testing. Has the effect of improving the design.
본 발명이 특정 실시예와 연결시켜 설명해 온 반면에, 본 발명의 방법에 의해 포함되는 대상물은 그들 특정 실시예에 제한되지 않는다. 반면에, 본 발명의 대상물은 하기의 청구범위의 정신과 범주내에 포함될 수 있는 모든 대안들, 변형들 및 동등한 것들을 포함하도록 하였다.While the invention has been described in connection with specific embodiments, the objects covered by the methods of the invention are not limited to those specific embodiments. On the other hand, the subject matter of the present invention is intended to cover all alternatives, modifications and equivalents that may be included within the spirit and scope of the following claims.
Claims (8)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP94-206436 | 1994-08-31 | ||
| JP6206436A JP2629611B2 (en) | 1994-08-31 | 1994-08-31 | Analog / digital hybrid integrated circuit and test method therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960008342A KR960008342A (en) | 1996-03-22 |
| KR100192020B1 true KR100192020B1 (en) | 1999-06-15 |
Family
ID=16523351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950027760A KR100192020B1 (en) | 1994-08-31 | 1995-08-30 | Mixed analog and digital integrated circuit and testing method thereof |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5617037A (en) |
| JP (1) | JP2629611B2 (en) |
| KR (1) | KR100192020B1 (en) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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