KR100190283B1 - Semiconductor package structure - Google Patents

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Abstract

본 발명은 서로 다른 종류의 다수개의 칩이 실장되는 반도체 패키지에서 일부는 다이 부착 패드에 도전성 접착제에 의해 부착되고, 또 다른 일부는 높은 절연성의 접착제에 의해 부착되어 하나의 패키지에 함께 수지 밀봉되는 반도체 패키지 구조에 관한 것으로 간단한 구조로 높은 절연 내압을 가지며 낮은 코스트로 제조할 수 있는 반도체 패키지를 제공하는데 목적이 있다.The present invention is a semiconductor package in which a plurality of different types of chips are mounted, part of which is attached by a conductive adhesive to a die attach pad, and another part of which is attached by a highly insulating adhesive to resin-sealed together in one package. The present invention relates to a package structure, and a simple structure to provide a semiconductor package having a high dielectric breakdown voltage and capable of manufacturing at a low cost.

이를 위해 본 발명은 다이 패드와의 전기적으로 연결되도록 도전성 접착제로 부착된 적어도 하나의 제 1 반도체 칩과, 상기 다이 패드와 전기적으로 절연되도록 절연성 접착제로 부착된 적어도 하나의 제 2 반도체 칩과, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩에 금속 와이어로 연결된 인너 리드로 이루어진 반도체 패키지에 있어서, 상기 제 2 반도체 칩의 후면에는 질화막이 도포되어 있는 것을 특징으로 한다.To this end, the present invention provides at least one first semiconductor chip attached with a conductive adhesive to electrically connect with a die pad, at least one second semiconductor chip attached with an insulating adhesive to electrically insulate the die pad, and A semiconductor package including an inner lead connected to a first semiconductor chip and a second semiconductor chip by a metal wire, wherein a nitride film is coated on a rear surface of the second semiconductor chip.

Description

반도체 패키지 구조 (SEMICONDUCTOR PACKAGE STRUCTURE)Semiconductor Package Structure (SEMICONDUCTOR PACKAGE STRUCTURE)

본 발명은 반도체 패키지 구조에 관한 것으로, 더욱 상세하게는 서로 다른 종류의 다수개의 칩이 실장되는 반도체 패키지에서 일부는 다이 부착 패드에 도전성 접착제에 의해 부착되고, 또 다른 일부는 높은 절연성의 비드를 포함하는 절연성 접착제에 의해 부착되어 하나의 패키지에 함께 수지 밀봉되는 반도체 패키지 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package structure, and more particularly, in a semiconductor package in which a plurality of chips of different types are mounted, part of which is attached by a conductive adhesive to a die attach pad, and another part includes a highly insulating bead. The present invention relates to a semiconductor package structure which is attached by an insulating adhesive and resin sealed together in one package.

전자 제품의 경량 박형화에 따라 반도체 부품수를 줄이거나 고밀도 실장 패키지를 개발하려는 추세가 계속되고 있는 바, SMPS(Smart Power Switch)도 그 중의 한 가지 방법이다. 즉, 동작시에 전력량과 발열량이 많은 반도체 소자, 즉 파워 트랜지스터로 사용되는 MOSFET와 이를 제어하기 위한 제어 IC를 하나의 패키지에 함께 통합시켜 밀봉하는 것이다.The trend towards reducing the number of semiconductor components or developing high-density packaging packages continues to take place as electronic products become lighter and thinner. SMPS (Smart Power Switch) is one such method. In other words, a semiconductor device having a large amount of power and heat generation during operation, that is, a MOSFET used as a power transistor and a control IC for controlling the same are integrated and sealed together in one package.

도 1에는 이러한 종류의 패키지의 일반적인 형태가 도시되어 있다. 도시된 바와 같이 리드프레임의 다이 부착 패드(5) 위에는 MOSFET 또는 바이폴라 IC 등과 같은 전력 IC(2)와 제어 IC(1)가 놓여진다. 이때 전력 IC(2)는 통상 후면(back side) 자체가 드레인으로 사용되기 때문에 도전성의 솔더 접착제(4)에 의해 다이 패드(5)에 부착되며, 반면에 제어 IC(1)는 다이 패드(5)와 전기적으로 분리될 필요가 있기 때문에 절연성 에폭시 접착제(3)에 의해 다이 패드(5)에 부착된다. 이때, MOSFET 등의 전력 IC는 동작시에 드레인단에 보통 800 V 정도의 전압이 걸리기 때문에 이 드레인단과 전기적으로 연결되어 있는 다이 패드(5)에 대해서 높은 절연성의 접착제를 사용해야만 한다. 이러한 높은 절연성의 접착제를 사용해야만 전력 IC의 드레인단에 높은 전압이 걸리더라도 절연 파괴가 일어나지 않게 된다. 이에 따라 절연성 접착제의 절연 내압을 향상시키기 위한 노력이 가해지고 있다.1 shows the general form of a package of this kind. As shown, a power IC 2 and a control IC 1, such as a MOSFET or a bipolar IC, are placed on the die attach pad 5 of the leadframe. At this time, the power IC 2 is usually attached to the die pad 5 by the conductive solder adhesive 4 because the back side itself is used as the drain, while the control IC 1 is attached to the die pad 5. It is attached to the die pad 5 by an insulating epoxy adhesive 3 because it needs to be electrically separated. At this time, since power ICs such as MOSFETs usually apply a voltage of about 800 V to the drain stage during operation, a high insulating adhesive must be used for the die pad 5 electrically connected to the drain stage. The use of this highly insulating adhesive ensures that dielectric breakdown does not occur even when a high voltage is applied to the drain terminal of the power IC. Accordingly, efforts have been made to improve the dielectric breakdown voltage of the insulating adhesive.

일반적으로 종래에는 절연 에폭시(3)의 두께를 조절하여 절연 내압을 향상시켰다. 실질적으로 절연 내압은 절연 에폭시의 두께에 비례하지만 두께를 증가시키는데는 어느 정도 한계가 있다. 문제는 액상의 에폭시에 대해 정확하게 두께를 조절하는 것이 불가능하다는 것이다. 예를 들어, 절연 에폭시의 두께를 1.0 mil로 조절한다고 하면 실제 오차는 1.0 mil±0.5 mil 이며, 이로 인한 절연 내압의 범위는 500 V에서 3000 V가 된다. 따라서 상기한 바와 같이 MOSFET의 경우에는 다이 패드에 걸리는 전압이 800 V 정도이므로 어떤 경우에서는 절연이 파괴되는 상황이 발생할 수도 있다.In general, the dielectric breakdown voltage is improved by controlling the thickness of the insulating epoxy 3. In practice, the dielectric breakdown voltage is proportional to the thickness of the insulating epoxy, but there is some limit to increasing the thickness. The problem is that it is impossible to precisely control the thickness for liquid epoxies. For example, if the thickness of the insulating epoxy is adjusted to 1.0 mil, the actual error is 1.0 mil ± 0.5 mil, resulting in a breakdown voltage range of 500 V to 3000 V. Therefore, as described above, since the voltage applied to the die pad is about 800 V, in some cases, insulation may be broken.

따라서 반도체 칩의 신뢰성이라는 측면에서 본다면, 절연 파괴가 자주 발생하지 않는다 해도 일단 발생한다는 자체로 신뢰도가 떨어지는 것이다. 다시 말해 800 V가 인가된 상태에서 외부의 어떠한 조건하에서도 절연 파괴가 발생하지 않을 때에만 신뢰성이 있다고 말할 수 있는 것이다.Therefore, in terms of the reliability of the semiconductor chip, even if the breakdown does not occur often, the reliability itself is low. In other words, it can be said that it is reliable only when 800 V is applied and no dielectric breakdown occurs under any external condition.

이와 같은 측면에서 절연 내압을 향상시키기 위해 액상의 에폭시 자체의 두께를 조절하는 것은 근본적으로 대안이 될 수 없었다. 이에 대해 절연 테이프를 사용하는 경우도 있었으나, 이것을 가격이 비싸고 양산성이 떨어진다는 문제점이 있었다.In this respect, controlling the thickness of the liquid epoxy itself in order to improve the dielectric breakdown voltage was essentially an alternative. On the other hand, although an insulating tape was sometimes used, there existed a problem that this was expensive and mass productivity was inferior.

이에 대한 개량으로써 본 발명의 출원인에 의해 본 발명과 동일날짜로 특허출원된 또 다른 출원인 반도체 패키지 구조에서는 제어 IC의 후면 자체에 절연막을 도포하는 기술이 개시되어 있다.As a further improvement, another semiconductor package structure, filed by the applicant of the present invention on the same date as the present invention, discloses a technique of applying an insulating film to the rear surface of the control IC itself.

즉, 제어 IC를 형성하는 공정중에 웨이퍼 상태에서 웨이퍼 후면에 Si3N4를 도포하여 절연막을 형성한 후, 다이 절단하여 개별적 제어 IC를 제조하였다. 이와 같이 제조된 IC는 IC의 후면 자체에 형성한 절연막과 더불어 절연 에폭시 수지에 의해 높은 절연 내압을 갖는다. 또한 절연 내압을 향상시키기 위하여 에폭시 자체의 두께를 정밀하게 조절할 필요가 없기 때문에 두께에 대한 제조 여유도가 증가하였다. 그러나 웨이퍼 단계에서 절연막을 형성하기 위해서는 별도의 절연막 형성 공정이 추가되어야 하는 문제점이 있었다.That is, during the process of forming the control IC, Si 3 N 4 was applied to the back surface of the wafer in the wafer state to form an insulating film, and then die cut to manufacture an individual control IC. The IC thus manufactured has a high dielectric breakdown voltage by an insulating epoxy resin together with an insulating film formed on the rear surface of the IC itself. In addition, since the thickness of the epoxy itself does not need to be precisely adjusted to improve the dielectric breakdown voltage, the manufacturing margin for the thickness is increased. However, in order to form an insulating film at the wafer stage, a separate insulating film forming process has to be added.

본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로 간단한 구조로 높은 절연 내압을 갖으며 신뢰성이 향상되고 낮은 코스트로 제조할 수 있는 반도체 패키지를 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor package having a high dielectric breakdown voltage with a simple structure, improved reliability, and low cost.

도 1은 이종 IC를 갖는 일반적인 반도체 패키지의 평면도1 is a plan view of a typical semiconductor package having heterogeneous ICs

도 2는 본 발명에 일실시예에 의한 반도체 패키지의 단면도2 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.

도 3은 본 발명에 일실시예에 의한 반도체 패키지의 단면도3 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

1 : 제어 IC2 : 전력 IC3 : 에폭시 접착제1: control IC2: power IC3: epoxy adhesive

4 : 솔더 접착제5 : 다이 부착 패드6 : 금속 와이어4: solder adhesive 5: die attach pad 6: metal wire

7 : 인너 리드8 : 절연막9 : 비드7: inner lead 8: insulating film 9: bead

이를 위해 본 발명은 다이 패드와의 전기적으로 연결되도록 도전성 접착제로 부착된 적어도 제 1 반도체 칩과, 상기 다이 패드와 전기적으로 절연되도록 절연성 접착제로 부착된 적어도 하나의 제 2 반도체 칩과, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩에 금속 와이어로 연결된 인너 리드로 이루어진 반도체 패키지에 있어서, 상기 제 2 반도체 칩의 후면에는 질화막이 형성된 것을 특징으로 한다.To this end, the present invention provides at least a first semiconductor chip attached with a conductive adhesive to electrically connect with a die pad, at least one second semiconductor chip attached with an insulating adhesive to electrically insulate the die pad, and the first A semiconductor package including a semiconductor chip and an inner lead connected to the second semiconductor chip by a metal wire, wherein a nitride film is formed on a rear surface of the second semiconductor chip.

이하 첨부된 도면을 참조하여 본 발명의 반도체 패키지를 더욱 상세히 설명하기로 한다.Hereinafter, a semiconductor package of the present invention will be described in more detail with reference to the accompanying drawings.

도 3 에는 본 발명에 의한 패키지의 단면도가 도시되어 있다.3 shows a cross-sectional view of a package according to the invention.

종래의 패키지와 다른 점은 제어 IC(1)의 후면(back side)에 질화막(SiXNY)(8)을 일정 두께로 증착한 것이다. 두께는 대략 1 ∼ 5 ㎛ 정도가 바람직하다.The difference from the conventional package is that a nitride film (Si X N Y ) 8 is deposited to a predetermined thickness on the back side of the control IC 1. As for thickness, about 1-5 micrometers is preferable.

이를 좀더 구체적으로 설명하면, 우선 웨이퍼 상태에서 웨이퍼의 후면에 예를 들어 Si3N4를 1 ∼ 5 ㎛ 정도의 두께로 질화막을 도포한다. 통상 1회 도포 시마다 보통 1 ㎛ 정도의 두께를 갖기 때문에 원하는 두께만큼 도포횟수를 가감한다.More specifically, first, for example, Si 3 N 4 is coated on the back surface of the wafer in a wafer state with a thickness of about 1 to 5 μm. In general, each application is a thickness of about 1 ㎛ each time, so the number of coatings are added or subtracted by the desired thickness.

다음에 이 웨이퍼로부터 개별 제어 IC(1)로 절단한 후 다이 패드(5)상에 절연 에폭시 접착제를 이용하여 부착한다. 이어서 MOSFET(2)를 솔더 접착제로 부착하고, IC간 인너리드(7)와의 사이에 금속 와이어(6)로 와이어 본딩을 한 후 몰딩, 트리밍 공정을 거쳐 패키지를 완성한다.Next, the wafer is cut from the wafer into individual control ICs 1 and attached onto the die pad 5 with an insulating epoxy adhesive. Subsequently, the MOSFET 2 is attached with a solder adhesive, and the wire bonding is performed with the metal wire 6 between the interleaved IC inner lead 7, and then the molding is completed through a molding and trimming process.

이와 같이 완성된 패키지의 절연 내압을 측정해보면 질화막의 두께에 따라 절연 내압이 변화한다. 즉, 1 ㎛로 도포한 경우 약 600 V의 절연 내압을 가지며, 2 ㎛로 도포한 경우는 약 1000 V의 절연 내압을 갖는다. 따라서 제조 코스트를 고려한다면 바람직하게는 본 발명의 질화막의 두께는 2 ∼ 5 ㎛ 이다.As a result of measuring the dielectric breakdown voltage of the completed package, the dielectric breakdown voltage changes according to the thickness of the nitride film. That is, when it is applied at 1 μm, it has an insulation breakdown voltage of about 600 V, and when it is applied at 2 μm, it has an insulation breakdown voltage of about 1000 V. Therefore, considering the production cost, the thickness of the nitride film of the present invention is preferably 2 to 5 m.

또한 본 발명과 같이 고상의 질화막을 단순히 도포하기 때문에 도포 방법이 간단하고 흘러내릴 염려가 없다.In addition, since the solid nitride film is simply applied as in the present invention, the coating method is simple and there is no fear of flowing down.

이와 같이 본 발명은 IC의 후면 자체에 직접 질화막을 형성함으로써 절연 내압을 향상시킬 수 있으며 질화막 자체가 고상이기 때문에 도포 방법도 간단하고 제조 코스트도 낮출 수 있다.As described above, the present invention can improve the dielectric breakdown voltage by forming a nitride film directly on the rear surface of the IC itself, and since the nitride film itself is a solid phase, the coating method is simple and the manufacturing cost can be reduced.

Claims (4)

다이 패드와의 전기적으로 연결되도록 도전성 접착제로 부착된 적어도 하나의 제 1 반도체 칩과, 상기 다이 패드와 전기적으로 절연되도록 절연성 접착제로 부착된 적어도 하나의 제 2 반도체 칩과, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩에 금속 와이어로 연결된 인너 리드로 이루어진 반도체 패키지에 있어서, 상기 제 2 반도체 칩의 후면에 질화막이 형성된 것을 특징으로 하는 반도체 패키지 구조.At least one first semiconductor chip attached with a conductive adhesive to electrically connect with the die pad, at least one second semiconductor chip attached with an insulating adhesive to electrically insulate the die pad, and the first semiconductor chip from A semiconductor package comprising an inner lead connected to the second semiconductor chip by a metal wire, wherein the nitride film is formed on a rear surface of the second semiconductor chip. 제 1 항에 있어서, 상기 질화막의 두께는 2 ∼ 5 ㎛인 것을 특징으로 하는 반도체 패키지 구조.The semiconductor package structure according to claim 1, wherein the nitride film has a thickness of 2 to 5 m. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 반도체 칩은 MOSFET인 것을 특징으로 하는 반도체 패키지 구조.3. The semiconductor package structure of claim 1 or 2, wherein the first semiconductor chip is a MOSFET. 제 1 항 또는 제 2 항에 있어서, 상기 절연성 접착제는 에폭시인 것을 특징으로 하는 반도체 패키지 구조.3. The semiconductor package structure of claim 1 or 2, wherein the insulating adhesive is an epoxy.
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