KR0179152B1 - Bit line level control circuit - Google Patents

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KR0179152B1 KR1019950048012A KR19950048012A KR0179152B1 KR 0179152 B1 KR0179152 B1 KR 0179152B1 KR 1019950048012 A KR1019950048012 A KR 1019950048012A KR 19950048012 A KR19950048012 A KR 19950048012A KR 0179152 B1 KR0179152 B1 KR 0179152B1
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Abstract

게이트에 입력되는 리드 제어신호에 의해 전원전압을 선택적으로 출력하는 제1트랜지스터, 복수개의 트랜지스터가 시리얼하게 연결되며 첫 번째 트랜지스터의 드레인은 공통전압을 받고 각 트랜지스터는 드레인과 게이트가 공통으로 접속되어 상기 전원전압의 레벨을 조절하여 출력하는 전압조절 수단부, 상기 전압조절 수단부의 출력신호에 따라 동작하는 제1인버터, 상기 전원전압 수단부의 출력단과 연결되어 상기 전원전압 변동시 상기 제1인버터로 안정된 출력을 제공하는 커패시터, 정상동작시 반전된 리드 제어신호에 의해 스위칭되는 트랜지스터로 이루어져 전원전압을 출력하는 전원전압 변동 감지부와; 상기 전원전압 변동 감지부의 출력신호를 보다 정확한 신호로 보상하여 출력하는 신호 보상 출력부와; 상기 신호 보상 출력부의 출력신호에 따라 전원전압 변동시 이에 대응하는 비트라인의 레벨을 조절하도록 드레인 단자와 게이트단자가 공통으로 접속된 두 개의 트랜지스터로 이루어진 궤환 회로부를 포함하여 구성된다.The first transistor selectively outputs a power supply voltage by a read control signal input to the gate, and a plurality of transistors are connected in series, a drain of the first transistor receives a common voltage, and each transistor has a drain and a gate connected in common. Voltage control means for controlling the level of the power supply voltage output, the first inverter operating according to the output signal of the voltage control means, the output terminal is connected to the output terminal of the power supply means stable output to the first inverter when the power supply voltage fluctuates A capacitor for providing a power supply voltage variation detection unit configured to output a power supply voltage comprising a transistor switched by a read control signal inverted during normal operation; A signal compensation output unit for compensating and outputting the output signal of the power supply voltage variation detection unit with a more accurate signal; And a feedback circuit part comprising two transistors in which a drain terminal and a gate terminal are commonly connected to adjust a level of a bit line corresponding to a change in power supply voltage according to an output signal of the signal compensation output part.

Description

비트라인 레벨 조정회로Bit line level adjustment circuit

제1도는 종래의 비트라인 레벨 데이터 관련 회로도.1 is a circuit diagram related to a conventional bit line level data.

제2도는 본 발명의 비트라인 레벨 조정회로의 구성도.2 is a block diagram of a bit line level adjustment circuit of the present invention.

제3도는 본 발명에 따른 비트라인 레벨변화 및 (a),(c)점의 전압변위를 나타낸 그래프.3 is a graph showing bit line level changes and voltage displacements at points (a) and (c) according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

4 : 제1인버터 15 : 모오스 커패시터4: first inverter 15: MOS capacitor

16 : 제2인버터 19 : 전원전압 변동 감지부16: second inverter 19: power supply voltage variation detection unit

20 : 래치부 21 : 궤환 회로부20 latch portion 21 feedback circuit portion

본 발명은 비트라인 레벨 조정회로에 관한 것으로, 특히 전원전압의 급격한 변동에 대응하여 비트라인의 레벨을 동시에 조정하는데 적당한 비트라인 레벨 조정회로에 관한 것이다.The present invention relates to a bit line level adjusting circuit, and more particularly, to a bit line level adjusting circuit suitable for simultaneously adjusting the level of a bit line in response to a sudden change in power supply voltage.

이하, 첨부도면을 참조하여 종래의 비트라인 레벨 조정회로를 설명하면 다음과 같다.Hereinafter, a conventional bit line level adjustment circuit will be described with reference to the accompanying drawings.

첨부도면 제1도는 종래의 비트라인 레벨 데이터와 관련된 회로도로서, 비트라인 풀-업(Pull-up)관련 회로부(1)와, 비트라인을 통해 전달되는 데이터를 저장하는 SRAM 셀로 구성된 셀 어레이부(2)와, 상기 셀 어레이부(2)의 데이터를 하기의 센스앰프에 특정 형태로 전달하기 위한 앤모스 트랜지스터로 구성된 칼럼 셀렉터 회로부(column selector circuit)(3)와, 상기 칼럼 셀렉터 회로부(3)의 출력을 증폭하는 센스앰프(4)로 구성된다.1 is a circuit diagram related to conventional bit line level data, and includes a cell array unit including a bit line pull-up related circuit unit 1 and an SRAM cell storing data transferred through the bit line. 2) a column selector circuit 3 composed of NMOS transistors for transferring the data of the cell array unit 2 to a sense amplifier described below in a specific form, and the column selector circuit unit 3. And a sense amplifier 4 for amplifying the output of the amplifier.

상기와 같이 구성된 종래의 비트라인 레벨 데이터 관련회로의 동작설명은 다음과 같다.The operation description of the conventional bit line level data related circuit constructed as described above is as follows.

먼저, 제1도에서와 같이, 비트라인 풀-업 제어단자에 제어신호를 인가하면 제1, 제2, 제3앤모스 트랜지스터(5,6,7)가 턴-온되어 전원전압이 인가되며, 이로 인해 비트라인과 비트바라인이 앤모스 트랜지스터로 풀-업되고 SRAM셀에 저장된 데이터를 칼럼 셀렉터 회로부(3)를 통해 센스앰프(4)에 전달한다.First, as shown in FIG. 1, when a control signal is applied to the bit line pull-up control terminal, the first, second, and third NMOS transistors 5, 6, and 7 are turned on to apply a power supply voltage. As a result, the bit line and the bit bar line are pulled up to the NMOS transistor, and the data stored in the SRAM cell is transferred to the sense amplifier 4 through the column selector circuit 3.

이때 비트라인과 비트라인의 레벨은 앤모스 트랜지스터의 풀-업으로 인해 앤모스 트랜지스터의 항복전압(Vtn)만큼의 전압강하를 일으킨다.At this time, the level of the bit line and the bit line causes a voltage drop equal to the breakdown voltage (V tn ) of the NMOS transistor due to the pull-up of the NMOS transistor.

따라서 상기 비트라인과 비트라인의 레벨이 항복전압 이상으로 상승하면 SRAM셀의 세이터가 센스앰프(4)에 제대로 전달되기 어렵다.Therefore, when the level of the bit line and the bit line rises above the breakdown voltage, it is difficult for the SRAM cell's sender to be properly transmitted to the sense amplifier 4.

이는 상기 칼럼 셀렉터 회로부(3)의 트랜지스터를 앤모스 트랜지스터로 구현했기 때문에 결과적으로 비트라인과 비트바라인의 레벨을 Vtn이하로 유지해야 한다.This is because the transistor of the column selector circuit section 3 is implemented as an NMOS transistor, and as a result, the level of the bit line and the bit bar line should be kept below V tn .

그러나 상기와 같은 종래의 비트라인 레벨 조정회로는 정상적인 전원전압 상태에서는 문제가 되지 않으나, 전원전압의 급격한 변화에 의한 전압강하기 있을시에는 상기 비트라인과 비트라인의 레벨이 전원전압의 급격한 변화에 즉각적으로 대응하지 못하므로 앤모스 트랜지스터만으로 구성된 칼럼 셀렉터 회로부는 셀 데이터가 실린 비트라인과 비트라인의 신호를 센스앰프에 전달할 수 없다는 문제점이 있었다.However, the conventional bit line level adjustment circuit as described above is not a problem in the normal power supply voltage state. However, when the voltage drops due to a sudden change in the power supply voltage, the level of the bit line and the bit line is immediate to the sudden change in the power supply voltage. Since the column selector circuit part composed of NMOS transistors alone cannot transmit the bit line and the signal of the bit line to the sense amplifier.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 비트라인 레벨 조정회로를 전원전압 변동 감지부와, 궤환 회로부로 구성하여 전원전압의 급격한 변동에 즉각적으로 대응하여 비트라인의 레벨을 조정하고, 레이아웃 면적에서 효율성을 향상시키는데 적당한 비트라인 레벨 조정회로를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, comprising a bit line level adjustment circuit consisting of a power supply voltage change detection unit and a feedback circuit unit to adjust the level of the bit line immediately in response to a sudden change in the power supply voltage, The objective is to provide a bitline level adjustment circuit suitable for improving efficiency in layout area.

상기의 목적을 달성하기 위한 본 발명의 비트라인 레벨 조정회로는 게이트에 입력되는 리드 제어신호에 의해 전원전압을 선택적으로 출력하는 제1트랜지스터, 복수개의 트랜지스터가 시리얼하게 연결되며 첫 번째 트랜지스터이 드레인은 공통전압을 받고 각 트랜지스터는 드레인과 게이트가 공통으로 접속되어 상기 전원전압의 레벨을 조절하여 출력하는 전압조절 수단부, 상기 전압조절 수단부의 출력신호에 따라 동작하는 제1인버터, 상기 전원전압 수단부의 출력단과 연결되어 상기 전원전압 변동시 상기 제1인버터로 안정된 출력을 제공하는 커패시터, 정상동작시 반전된 리드 제어신호에 의해 스위칭되는 트랜지스터로 이루어져 전원전압을 출력하는 전원전압 변동 감지부와; 상기 전원전압 변동 감지부의 출력신호를 보다 정확한 신호로 보상하여 출력하는 신호 보상 출력부와; 상기 신호 보상 출력부의 출력신호에 따라 전원전압 변동시 이에 대응하는 비트라인의 레벨을 조절하도록 드레인 단자와 게이트단자가 공통으로 접속된 두개의 트랜지스터로 이루어진 궤환 회로부를 포함하여 구서된다.The bit line level adjustment circuit of the present invention for achieving the above object is a first transistor for selectively outputting a power supply voltage by a read control signal input to a gate, a plurality of transistors are connected in series and the first transistor is a common drain Each transistor receives a voltage, and a drain and a gate are connected to each other in common, and the voltage adjusting means unit outputs the voltage by adjusting the level of the power supply voltage. A power supply voltage fluctuation detector connected to the capacitor and configured to provide a stable output to the first inverter when the power supply voltage fluctuates, and a transistor switched by a read control signal inverted during a normal operation; A signal compensation output unit for compensating and outputting the output signal of the power supply voltage variation detection unit with a more accurate signal; The feedback circuit includes a feedback circuit including two transistors in which a drain terminal and a gate terminal are commonly connected to adjust a level of a bit line corresponding to a change in power supply voltage according to an output signal of the signal compensation output unit.

일반적으로 레이아웃 면적을 효율적으로 줄이기 위해서는 회로의 단순성이 요구되는데 비트라인 관련 회로에 있어서 앤모스 풀-업 회로를 이용하면 앤모스 칼럼 셀렉터의 사용이 가능하고, 피모스 풀-업 회로를 이용하면 앤모스, 피모스로 구성된 트랜스미션 게이트가 사용 가능하다.In general, in order to effectively reduce the layout area, the circuit simplicity is required. In the bit line-related circuit, the NMOS pull-up circuit enables the use of the NMOS column selector, and the PMOS pull-up circuit allows Transmission gates consisting of MOS and PMOS are available.

그러나 트랜스미션 게이트를 레이아웃상에 구현하기 위해서는 많은 레이어(단층)와 많은 면적을 필요로 한다.However, implementing a transmission gate on a layout requires many layers (single layer) and a large area.

따라서, 레이아웃 면적을 효율적으로 이용하기 위해서는 칼럼 셀렉터를 사용하는 것이 유리하다.Therefore, in order to use the layout area efficiently, it is advantageous to use a column selector.

그런데, 앤모스 칼럼 셀렉터를 사용하려면 앤모스 풀-업을 이용해야 하는데 이때 앤모스 풀-업은 전원전압의 급격한 전압강하에 대응할 수 없다.However, in order to use the NMOS column selector, an NMOS pull-up must be used, and the NMOS pull-up cannot cope with a sudden drop in the power supply voltage.

그러므로 본 발명은 전원전압의 전압강하를 감지하는 감지회로와, 감지된 신호를 비트라인 풀-업회로의 피모스 트랜지스터에 궤환시켜 비트라인 레벨을 감소시키도록 구현한다.Therefore, the present invention implements a sensing circuit for detecting a voltage drop of a power supply voltage and a bit line level by feeding back the sensed signal to a PMOS transistor of a bit line pull-up circuit.

이하, 첨부도면을 참조하여 본 발명의 비트라인 레벨 조정회로를 설명하면 다음과 같다.Hereinafter, a bit line level adjustment circuit of the present invention will be described with reference to the accompanying drawings.

첨부도면 제2도는 본 발명의 비트라인 레벨 조정회로를 나타낸 회로도이고, 제3도는 본 발명에 따른 비트라인 레벨 및 제2도에 나타낸 (a),(c)단자의 전압변화를 나타낸 그래프이다.FIG. 2 is a circuit diagram showing a bit line level adjustment circuit of the present invention, and FIG. 3 is a graph showing a voltage change of terminals (a) and (c) shown in the bit line level and FIG.

먼저, 본 발명의 비트라인 레벨 조정회로는 제2도에서와 같이 드레인 단자가 전원전압 단자에 연결되고, 리드(Read)시에만 인에이블(Enable) 시키기 위한 리드 제어신호를 인가하는 리드 제어신호 단자에 게이트 단자가 연결되는 제1피모스 트랜지스터(11)와, 상기 전원전압 단자에 게이트 단자와 드레인 단자가 공통으로 접속되는 제1앤모스 트랜지스터(12)와, 상기 제1앤모스 트랜지스터(12)의 소오스 단자에 게이트 단자와 드레인 단자가 공통으로 접속되어 제1앤모스 트랜지스터와 함께 2단 결합을 이루는 제2앤모스 트랜지스터(13)와, 상기 제2앤모스 트랜지스터(13)의 소오스 단자의 신호를 입력으로 하는 제1인버터(14)와, 상기 제1인버터(14)의 입력단자와 연결되어 제1, 제2앤모스 트랜지스터(12)(13)의 2단 결합에 의한 VCC-Vtn전압을 유지하는 모오스 커패시터(15)와, 상기 제1인버터(14)의 앤모스 트랜지스터(14a)의 소오스 단자에 드레인 단자가 연결되고, 소오스 단자는 전원전압 단자에 연결되며 상기 리드 제어신호 단자의 신호를 반전하는 제2인버터(16)의 출력을 게이트 입력으로 하는 제3앤모스 트랜지스터(17)와, 상기 제2인버터(16)의 출력을 게이트 입력으로 하고 드레인 단자는 전원전압 단자에 접속되며 소오스 단자는 상기 제1인버터(14)의 출력단자에 접속되는 제2피모스 트랜지스터(18)로 구성된 전원전압 변동 감지부(19)와; 상기 전원전압 변동 감지부(19)의 출력신호를 보다 정확한 신호로 보상, 출력하는 복수개의 인버터로 구성되는 래치부(20)와, 드레인 단자 및 게이트 단자가 공통으로 접속되고 상기 래치부(20)의 출력이 드레인 단자 및 게이트 단자에 공통으로 인가되는 제3, 제4피모스 트랜지스터(21a)(21b)로 구성되는 궤환 회로부와; 전원전압 단자에 드레인 단자와 게이트 단자가 공통으로 접속되고, 소오스 단자는 상기 제3, 제4피모스 트랜지스터(21a)(21b)이 소오스 단자와 연결되는 제4, 제5앤모스 트랜지스터(22)(23)를 포함하여 구성된다.First, in the bit line level adjustment circuit of the present invention, as shown in FIG. 2, a drain control terminal is connected to a power supply voltage terminal, and a read control signal terminal for applying a read control signal to enable only at read time. A first PMOS transistor 11 having a gate terminal connected thereto, a first NMOS transistor 12 having a gate terminal and a drain terminal commonly connected to the power supply voltage terminal, and the first NMOS transistor 12. The second NMOS transistor 13 and the source terminal of the second NMOS transistor 13 which are connected to the source terminal of the gate terminal and the drain terminal in common and form a two-stage coupling with the first NMOS transistor. Is connected to an input terminal of the first inverter 14 and the first inverter 14, and V CC -V tn by a two-stage coupling of the first and second NMOS transistors 12 and 13. Morse capacitance to maintain voltage A second terminal 15 connected to a source terminal of the NMOS transistor 14a of the first inverter 14, a source terminal connected to a power supply voltage terminal, and inverting a signal of the read control signal terminal; A third NMOS transistor 17 having an output of the inverter 16 as a gate input, an output of the second inverter 16 as a gate input, a drain terminal connected to a power supply voltage terminal, and a source terminal connected to the first terminal. A power supply voltage fluctuation detecting unit (19) comprising a second PMOS transistor (18) connected to an output terminal of the inverter (14); The latch unit 20 including a plurality of inverters for compensating and outputting the output signal of the power supply voltage variation detection unit 19 with a more accurate signal, a drain terminal and a gate terminal are commonly connected, and the latch unit 20 A feedback circuit section comprising third and fourth PMOS transistors 21a and 21b whose outputs are commonly applied to the drain terminal and the gate terminal; A drain terminal and a gate terminal are commonly connected to a power supply voltage terminal, and a source terminal includes fourth and fifth NMOS transistors 22 in which the third and fourth PMOS transistors 21a and 21b are connected to a source terminal. It is comprised including 23.

상기와 같이 구성된 본 발명의 비트라인 레벨 조정회로의 동작설명은 다음과 같다.Operation of the bit line level adjustment circuit of the present invention configured as described above is as follows.

먼저, 제2도에서와 같이 리드 제어신호 단자에서 인가되는 신호가 하이(high)신호이면, 즉 전원전압이 정상 전압일 경우에는 제1피모스 트랜지스터(11) 및 제3앤모스 트랜지스터(17)는 턴-오프가 되며, 제1, 제2앤모스 트랜지스터(12)(13)는 턴-온이 되어 (a)점에 인가되는 전압은 VCC-Vtn이 된다.First, as shown in FIG. 2, when the signal applied from the read control signal terminal is a high signal, that is, when the power supply voltage is a normal voltage, the first PMOS transistor 11 and the third NMOS transistor 17 Is turned off, and the first and second NMOS transistors 12 and 13 are turned on so that the voltage applied to the point (a) is V CC -V tn .

따라서 모스 커패시터(15)에 의해 VCC-Vtn전압이 계속해서 유지되고, 제2인버터(16)에서 출력되는 로우(Low)신호에 의해 제2피모스 트랜지스터(18)는 턴-온이 되어 전원전압 래치부(20)의 입력단에 인가된다.Therefore, the voltage V CC -V tn is continuously maintained by the MOS capacitor 15, and the second PMOS transistor 18 is turned on by the low signal output from the second inverter 16. It is applied to the input terminal of the power supply voltage latch section 20.

따라서 (b)점의 전압은 하이(high) 상태가 되므로 제3, 제4피모스 트랜지스터는 동작하지 않는다.Therefore, the voltage at point (b) becomes high, so the third and fourth PMOS transistors do not operate.

이어서, 리드시 상기 회로를 인에이블 상태로 하기 위해 리드 제어신호를 로우신호로 인가하면 제1피모스 트랜지스터(11)와, 제3앤모스 트랜지스터(17)는 턴-온 된다.Subsequently, when the read control signal is applied as the low signal to enable the circuit in the read state, the first PMOS transistor 11 and the third NMOS transistor 17 are turned on.

이때 전원전압의 급격한 변동에 따른 전압강하시에는 모오스 커패시터(15)에 의해 계속해서 유지되어온 VCC-Vtn전압에 의해 제1인버터(14)가 동작되고, (a)점의 전압과 동일한 입력을 받은 제1인버터(14)는 각각의 피모스 트랜지스터(14a)와 앤모스 트랜지스터(14b)의 사이즈 비에 의해 제1인버터의 로직 스레스홀드 전압이 변하게 된다.At this time, when the voltage drops due to the sudden change in the power supply voltage, the first inverter 14 is operated by the voltage V CC -V tn continuously maintained by the MOS capacitor 15, and the input equal to the voltage at point (a). The received first inverter 14 changes the logic threshold voltage of the first inverter by the size ratio of each of the PMOS transistors 14a and the NMOS transistors 14b.

또한, 상기 제1인버터(14)의 출력인 (b)점의 전압은 하이(high)인 상태로 로직 스레스홀드 전압을 셋팅시켜 놓았다.In addition, the logic threshold voltage is set in a state where the voltage at the point (b), which is the output of the first inverter 14, is high.

따라서 전압변동이 없는 스테이틱(static)상태에서 (b)점의 전압은 급격한 전원전압의 변동에 따른 전압강하가 발생하면, 하이상태에서 로우상태로 반전된다.Therefore, in a static state without voltage fluctuation, the voltage at point (b) is inverted from a high state to a low state when a voltage drop occurs due to a sudden change in the power supply voltage.

이때 상기 (a)점의 전압은 스테이틱 상태와 전압강하가 발생한 상태와 비교해서 거의 변화가 없다.At this time, the voltage at point (a) is almost unchanged compared with the state of the static state and the voltage drop.

이어서, 상기 (b)점의 로우전압은 래치부(20)를 통해 비트라인이 연결된 제3, 제4피모스 트랜지스터(21a)(21b)의 드레인 단자와 게이트 단자에 인가되므로서 전원전압 강하에 따른 비트라인의 레벨을 다운(down)시키게 된다.Subsequently, the low voltage at the point (b) is applied to the drain terminals and the gate terminals of the third and fourth PMOS transistors 21a and 21b to which the bit lines are connected through the latch unit 20, thereby reducing the power supply voltage. The level of the corresponding bit line is lowered.

한편, 제3도는 전원전압의 변화에 따른 비트라인의 레벨변화와 (a),(c)점의 전압 변화를 나타낸 것으로서, 전원전압이 5.6V에서 3V로 떨어졌을 때, 전압이 임계치 이상 떨어지면서 제2도에서와 같이 (c)점의 전압을 하이상태에서 로우상태로 반전시켜 비트라인의 레벨을 강하시킴을 나타낸다.3 shows the change in the bit line level and the change in voltage at the points (a) and (c) according to the change in the power supply voltage. When the power supply voltage drops from 5.6V to 3V, the voltage drops below the threshold. As shown in Fig. 2, the voltage at point (c) is inverted from the high state to the low state, indicating that the bit line level is decreased.

이때, (a)점의 전압은 전원전압이 변화하여도 거의 변화가 없음을 알 수 있다.At this time, it can be seen that the voltage at point (a) is hardly changed even when the power supply voltage is changed.

이상 상술한 바와 같이, 본 발명의 비트라인 레벨 조정회로는 전원전압 변동 감지부와 궤환 회로부를 구성하여 전원전압의 급격한 변화에 따른 전압강하시 이에 대응하여 즉각적인 비트라인 레벨 조절이 가능하며, 레이아웃 측면에서 효율성을 향상시키는 효과가 있다.As described above, the bit line level adjustment circuit of the present invention comprises a power supply voltage fluctuation detecting unit and a feedback circuit unit to enable immediate bit line level adjustment in response to a voltage drop caused by a sudden change in the power supply voltage. This has the effect of improving efficiency.

Claims (3)

게이트에 입력되는 리드 제어신호에 의해 전원전압을 선택적으로 출력하는 제1트랜지스터, 복수개의 트랜지스터가 시리얼하게 연결되며 첫 번째 트랜지스터의 드레인은 공통전압을 받고 각 트랜지스터는 드레인과 게이트가 공통으로 접속되어 상기 전원전압의 레벨을 조절하여 출력하는 전압조절 수단부, 상기 전압조절 수단부의 출력신호에 따라 동작하는 제1인버터, 상기 전원전압 수단부의 출력단과 연결되어 상기 전원전압 변동시 상기 제1인버터로 안정된 출력을 제공하는 커패시터, 정상동작시 반전된 리드 제어신호에 의해 스위칭되는 트랜지스터로 이루어져 전원전압을 출력하는 전원전압 변동 감지부와; 상기 전원전압 변동 감지부의 출력신호를 보다 정확한 신호로 보상하여 출력하는 신호 보상 출력부와; 상기 신호 보상 출력부의 출력신호에 따라 전원전압 변동시 이에 대응하는 비트라인의 레벨을 조절하도록 드레인 단자와 게이트단자가 공통으로 접속된 두 개의 트랜지스터로 이루어진 궤환 회로부를 포함하여 구성됨을 특징으로 하는 비트라인 레벨 조정회로.The first transistor selectively outputs a power supply voltage by a read control signal input to the gate, and a plurality of transistors are connected in series, a drain of the first transistor receives a common voltage, and each transistor has a drain and a gate connected in common. Voltage control means for controlling the level of the power supply voltage output, the first inverter operating according to the output signal of the voltage control means, the output terminal is connected to the output terminal of the power supply means stable output to the first inverter when the power supply voltage fluctuates A capacitor for providing a power supply voltage variation detection unit configured to output a power supply voltage comprising a transistor switched by a read control signal inverted during normal operation; A signal compensation output unit for compensating and outputting the output signal of the power supply voltage variation detection unit with a more accurate signal; And a feedback circuit part comprising two transistors in which a drain terminal and a gate terminal are commonly connected to adjust a level of a bit line corresponding to a change in power supply voltage according to an output signal of the signal compensation output part. Level adjustment circuit. 제1항에 있어서, 상기 리드 제어신호는 리드시에만 상기 제1트랜지스터를 인에이블 시키는 것을 특징으로 하는 비트라인 레벨 조정회로.The bit line level adjustment circuit of claim 1, wherein the read control signal enables the first transistor only during read. 제1항에 있어서, 상기 제1인버는 피모스 트랜지스터와 앤모스 트랜지스터로 구성되며 상기 두 트랜지스터의 사이즈 비에 의해 로직 스레스 홀드 전압(Vth)가 결정됨을 특징으로 하는 비트라인 레벨 조정회로.The bit line level adjustment circuit of claim 1, wherein the first inverter includes a PMOS transistor and an NMOS transistor, and a logic threshold voltage V th is determined by a size ratio of the two transistors.
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