KR0171952B1 - Internal voltage level compensation circuit - Google Patents
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Abstract
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치에 있어서 칩의 내부회로 구동용 전압을 필요한 만큼의 전압을 보상하기 위한 내부 전압 레벨 보상회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to an internal voltage level compensating circuit for compensating a voltage as much as necessary for a voltage for driving an internal circuit of a chip in a semiconductor device.
본 발명의 내부 전압레벨 보상회로는 내부회로를 구동하기 위하여 외부 공급원으로 외부 공급전압을 공급받아 일정한 내부회로 구동용 전압을 발생하는 전압다운 변환기와, 상기 전압다운 변환기가 발생한 내부회로 구동용 전압이 상기 내부회로를 구동하기에 부족한 전압인 경우 내부회로 구동에 전압을 보충하기 위한 보충수단과, 상기 외부 공급 전압과 상기 전압다운변환기의 내부회로 구동용 전압을 비교하고 상기 비교상태에 따라 상기 보충수단의 동작을 선택적으로 절환하는 전압레벨 감지기로 구성된다.The internal voltage level compensation circuit of the present invention includes a voltage down converter for generating a constant internal circuit driving voltage by receiving an external supply voltage from an external source for driving an internal circuit, and an internal circuit driving voltage for generating the voltage down converter. When the voltage is insufficient to drive the internal circuit, the supplementary means for supplementing the voltage to the internal circuit driving, and comparing the external supply voltage and the internal circuit driving voltage of the voltage down converter and the supplementing means according to the comparison state It consists of a voltage level detector that selectively switches the operation of
Description
제1도는 종래의 외부 전압에 따른 내부 전압의 레벨을 나타낸 그래프.1 is a graph showing the level of the internal voltage according to the conventional external voltage.
제2도는 본 발명의 실시예에 따른 내부 전압 레벨 보상회로도.2 is an internal voltage level compensation circuit diagram according to an embodiment of the present invention.
제3도는 제2도에 도시된 외부전압 레벨감지기의 상세 회로도.3 is a detailed circuit diagram of the external voltage level sensor shown in FIG.
제4도는 제2도에 도시된 내부전압 레벨 보상회로에 따른 외부 공급전압에 따른 내부전압 레벨을 나타낸 그래프.4 is a graph showing the internal voltage level according to the external supply voltage according to the internal voltage level compensation circuit shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
21 : 전압강하 변환기 22 : 외부 공급전압 레벨감지기21: voltage drop converter 22: external supply voltage level detector
23 : 내부회로 32,33 : 인버터23: internal circuit 32, 33: inverter
MN : 엔모스형 트랜지스터MN: NMOS transistor
MP, Q1 : 피모스형 트랜지스터(PMOS)MP, Q1: PMOS transistor
본 발명은 반도체장치에 관한 것으로, 특히 반도체 장치에 있어서 칩의 내부회로 구동용 전압을 필요한 만큼의 전압을 보상하기 위한 내부 전압레벨 보상 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to an internal voltage level compensating circuit for compensating a voltage as much as necessary for a voltage for driving an internal circuit of a chip in a semiconductor device.
전압다운 변환기(Voltage Down Cenventer, 이하 VDC라 함)는 외부 전원으로부터 공급된 전압을 사용하여 외부 공급전압보다 낮은 레벨의 내부회로 구동용 전압을 내부에 발생하여 외부 공급전압의 변화에 무관하게 항상 일정한 전압으로 칩을 동작시키는데 이용된다.Voltage Down Cenventer (hereinafter referred to as VDC) generates an internal circuit driving voltage at a level lower than the external supply voltage internally by using a voltage supplied from an external power supply, and is always constant regardless of the change of the external supply voltage. It is used to operate the chip with voltage.
종래의 전압 다운 변환기는 외부 공급전압(V외부)이 3.3볼트 이상인 경우 3.3볼트의 전압을 내부회로로 공급하여 내부회로를 구동하고, 반면에 3.3볼트이하인 경우 그 해당전압으로 내부회로를 구동하게 되는데 외부 공급 전압(이하, V외부이라 함)이 3.3볼트인 제품에서 내부회로 구동전압(이하, V내부이라 함)이 3.0볼트인 경우 V외부이 3.0볼트 이하에서 V내부레벨이 급격이 낮아져 상당한 속도 지연이 생기게 된다.In the conventional voltage down converter, when the external supply voltage (V external ) is more than 3.3 volts, the internal circuit is driven by supplying a voltage of 3.3 volts to the internal circuit, whereas when the external supply voltage is less than 3.3 volts, the internal circuit is driven by the corresponding voltage. When the external supply voltage (hereinafter referred to as V external ) is 3.3 volts, and the internal circuit driving voltage (hereinafter referred to as V internal ) is 3.0 volts, the V internal level drops sharply below 3.0 volts outside V There will be a delay.
종래에는 3.3볼트 제품에서 전압 다운변환기(Voltage Down Conventer, 이하 VCD라 함)를 이용하지 않는 경우 속도는 3.0 볼트에서 결정되지만, 동작 전류는 3.6 볼트에서 측정되므로 불리하다.Conventionally, the speed is determined at 3.0 volts when the voltage down converter (VCD) is not used in a 3.3 volt product, but the operating current is measured at 3.6 volts, which is disadvantageous.
그래서 VDC를 이용하는 것이 훨씬 유리한데, 제1도는 일반적인 V외부에 따른 V내부레벨을 나타낸 그래프이다.Therefore, it is much more advantageous to use VDC. FIG. 1 is a graph showing the level of V inside according to general V outside .
제1도에 도시된 바와 같이 V외부= 3.0볼트인 경우 시뮬레이션상 V내부= 3.0볼트이지만 실제 측정치는 2.5볼트 이하이다. 이로 인하여 속도 지연이 심하고 저 V외부에서의 제품특성이 악화된다.As shown in FIG. 1, when V outside = 3.0 volts, V inside = 3.0 volts in simulation, but the actual measurement is 2.5 volts or less. This causes severe speed delays and deteriorates product characteristics outside low V.
따라서, 본 발명은 상기의 문제점을 해결하기 위한 것으로, 그 목적은 외부 공급전압으로 내부회로를 구동하는 반도체 장치에 있어서 저 전원전압이 내부회로에 공급되는 경우 부족한 전압을 보상할 수 있는 내부전압레벨 보상회로를 제공하는데 있다.Accordingly, an object of the present invention is to solve the above problems, and an object thereof is an internal voltage level capable of compensating for insufficient voltage when a low power supply voltage is supplied to an internal circuit in a semiconductor device that drives an internal circuit with an external supply voltage. It is to provide a compensation circuit.
상기한 목적을 달성하기 위하여 본 발명은 내부회로를 구동하기 위하여 외부 공급원으로부터 외부 공급전압을 공급받아 일정한 내부회로 구동용 전압을 발생하는 전압다우변환기와, 상기 전압다운 변환기가 발생한 내부회로 구동용 전압이 상기 내부회로를 구동하기에 부족한 전압인 경우 내부회로 구동에 전압을 보충하기 위한 보충수단과, 상기 외부공급 전압과 상기 전압다운 변환기의 내부회로 구동용 전압을 비교하고, 상기 비교상태에 따라 상기 보충수단의 동작을 선택적으로 절환하는 전압레벨 감지기로 구성되는 것을 특징으로 하는 내부전압 레벨보상 회로를 제공한다.In order to achieve the above object, the present invention provides a voltage Dow converter for generating a constant internal circuit driving voltage by receiving an external supply voltage from an external source for driving an internal circuit, and an internal circuit driving voltage in which the voltage down converter is generated. When the voltage is insufficient to drive the internal circuit, the supplementary means for supplementing the voltage to the internal circuit driving, the external supply voltage and the voltage for driving the internal circuit of the voltage down converter are compared. An internal voltage level compensation circuit comprising a voltage level detector for selectively switching the operation of the replenishment means is provided.
이하, 본 발명을 첨부도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명의 실시예에 따른 내부 전압 레벨 보상회로도이고, 제3도는 제2도에 도시된 외부전압 레벨 감지기의 상세 회로도.FIG. 2 is an internal voltage level compensation circuit diagram according to an embodiment of the present invention, and FIG. 3 is a detailed circuit diagram of the external voltage level detector shown in FIG.
본 발명의 내부전압 레벨보상 회로는 내부회로(23)를 구동하기 위하여 외부 공급원으로부터 외부 공급전압(V외부)을 공급받아 일정한 내부 회로 구동용 전압(V내부)을 발생하는 전압다운 변환기(21)와, 상기 전압다운 변환기(21)가 발생한 내부회로 구동용 전압(V내부)이 상기 내부회로를 구동하기에 부족한 전압인 경우 내부회로 구동용 전압을 보충하기 위한 전압보충용 피 모스형 트랜지스터(Q1)과, 상기 외부 공급전압(V외부)과 상기 전압다운 변환기(21)의 내부회로 구동용 전압(V내부)을 비교하고, 상기 비교상태에 따라 상기 전압보충용 피 모스형 트랜지스터(Q1)의 동작을 선택적으로 절환하는 전압레벨 감지기(22)로 구성된다.The internal voltage level compensating circuit of the present invention receives an external supply voltage (V external ) from an external source to drive the internal circuit 23, and generates a voltage down converter 21 for generating a constant internal circuit driving voltage (V internal ). And a voltage supplementary PMOS transistor Q1 for supplementing the internal circuit driving voltage when the internal circuit driving voltage V inside generated by the voltage down converter 21 is insufficient to drive the internal circuit. And the external supply voltage (V external ) and the internal circuit driving voltage (V internal ) of the voltage down converter 21 and compare the operation of the voltage supplementary PMOS transistor Q1 according to the comparison state. It is composed of a voltage level detector 22 that selectively switches.
상기 전압레벨 감지기(21)는 상기 외부공급 전압(V외부)과 상기 기준전압(V기준)을 비교하고 상기 비교상태에 따라 출력 신호의 레벨을 제어하는 차동증폭기(31)와, 상기 차동증폭기(31)의 출력신호 레벨 상태에 따라 상기 전압 보충용 피모스형 트랜지스터(Q1)의 동작을 절환하는 절환 스위치용 피모스형 트랜지스터(MP3) 및 절환스위치용 엔모스형 트랜지스터(MN4)로 구성된다.The voltage level detector 21 compares the external supply voltage (V external ) with the reference voltage (V reference ) and controls the level of the output signal according to the comparison state, and the differential amplifier ( 31 is composed of a switching switch PMOS transistor MP3 and an switching switch NMOS transistor MN4 for switching the operation of the voltage supplementary PMOS transistor Q1.
상기와 같이 구비된 본 발명의 동작을 반도체장치의 내부회로 구동용 전압이 3.0볼트이고, 상기 내부회로 구동용 전압을 공급하는 외부공급원의 전압이 3.3볼트까지이고, 상기 내부회로를 구동 가능하게 하는 기준전압(V기준)이 3.1∼3.2볼트인 경우를 예를들어 이하에 설명하면 다음과 같다.The operation of the present invention provided as described above enables the internal circuit driving voltage of the semiconductor device to be 3.0 volts, the voltage of the external supply source supplying the internal circuit driving voltage to 3.3 volts, and to drive the internal circuit. For example, the case where the reference voltage (V reference ) is 3.1 to 3.2 volts will be described below.
먼저 외부전압(V외부)≥3.1∼3.2볼트(V기준)인 경우에, 그 동작은 제2도에 도시된 바와 같이 3.1∼3.2볼트 이상의 V외부이 전압 강하변환기(21)에 인가된다.First, when the external voltage (V external ) ≥3.1 to 3.2 volts (V reference ), the operation is applied to the voltage drop converter 21 with a V external of 3.1 to 3.2 volts or more as shown in FIG.
그 후 V외부은 전압 강하변환기(21)에 의하여 3.0볼트로 조절되어 내부회로(24)로 출력되어 내부회로(24)는 구동된다.After that, the V outside is adjusted to 3.0 volts by the voltage drop converter 21 to be output to the internal circuit 24 so that the internal circuit 24 is driven.
한편, 제3도에 도시된 바와 같이 차동증폭기(31)에서 전류미러를 구성하는 제1피모스형 트랜지스터(MP1)와 제2피모스형 트랜지스터(MP2)의 드레인은 전원전압(Vcc)으로 동일하고, 소스는 Vcc에서 상기 제2피모스형 트랜지스터(MP2)의 문턱전압(Vtp)를 뺀 값 Vcc-Vtp으로 같기 때문에 흐르는 전류의 양은 동일하다.Meanwhile, as shown in FIG. 3, the drains of the first PMOS transistor MP1 and the second PMOS transistor MP2 constituting the current mirror in the differential amplifier 31 are the same as the power supply voltage Vcc. Since the source is equal to Vcc minus the threshold voltage Vtp of the second PMOS transistor MP2, the amount of current flowing is the same.
상기 차동증폭기(31)에서 비교 대상인 두 입력중 일 입력인 제1엔모스형 트랜지스터(MN1)의 게이트에 인가되는 전압(V외부)이 타 입력인 제2엔모스형 트랜지스터(MN2)의 게이트에 인가되는 전압(V기준)보다 크므로(V외부≥ V기준) 상기 제1엔모스형 트랜지스터(MN1)에서의 전류 흐름이 제2엔모스형 트랜지스터(MN2) 보다 커져서 제1노드(N1)는 논리 로우상태로 된다.In the differential amplifier 31, the voltage V external applied to the gate of the first NMOS transistor MN1, one of the two inputs to be compared, is applied to the gate of the second NMOS transistor MN2. Since the voltage is greater than the applied voltage (V reference ) (V external ≥ V reference ), the current flow in the first NMOS transistor MN1 is greater than that of the second NMOS transistor MN2, so that the first node N1 Logic low.
그에 따라 절환스위치용 피모스형 트랜지스터(MP3)가 턴 온된다.As a result, the switching switch PMOS transistor MP3 is turned on.
절환 스위치용 피모스형 트랜지스터(MP3)가 턴 온됨에 따라 외부전원(Vcc)으로부터 절환스위치용 피모스형 트랜지스터(MP3)를 통하여 제2노드(N2)는 하이레벨의 전위가 되고, 따라서, 하이레벨의 신호가 제1인버터(32)에 인가된다.As the switching switch PMOS transistor MP3 is turned on, the second node N2 becomes a high level potential through the switching switch PMOS transistor MP3 from the external power supply Vcc. The level signal is applied to the first inverter 32.
그 후 상기 하이레벨 신호는 제1인버터(32)를 통하여 로우레벨로 반전되고, 이어서 제2인버터(33)를 통하여 하이레벨로 반전되어 전압 보충용 피모스형 트랜지스터(Q1)에 인가된다.Thereafter, the high level signal is inverted to a low level through the first inverter 32 and then inverted to a high level through the second inverter 33 and applied to the PMOS transistor Q1 for voltage supplement.
그에 따라 전압보충용 피모스형 트랜지스터(Q1)는 턴 오프된다.As a result, the voltage supplemental PMOS transistor Q1 is turned off.
두 번째로 외부전압(V외부)3.1∼3.2볼트(V기준)인 경우에, 그 동작은 제2도에 도시된 바와 같이 3.1∼3.2볼트 보다 낮은 V외부이 전압 강하 변환기(21)에 인가된다.Secondly, in the case of an external voltage (V external ) 3.1 to 3.2 volts (V reference ), the operation is applied to the voltage external voltage drop converter 21 lower than 3.1 to 3.2 volts as shown in FIG. .
그 후 상기 3.1∼3.2볼트 미만의 V외부은 전압 강하변환기(21)를 통하여 내부회로(23)로 출력된다.Thereafter, V outside less than 3.1 to 3.2 volts is output to the internal circuit 23 through the voltage drop converter 21.
이 때, 제3도에 도시된 바와 같이 차동증폭기(31)에서 전류미러를 구성하는 제1피모스형 트랜지스터(MP1)와 제2피모스형 트랜지스터(MP2)의 드레인은 전원전압(Vcc)으로 동일하고 소스는 Vcc에서 상기 제2피모스형 트랜지스터(MP2)의 문턱전압(Vtp)를 뺀 값 Vcc-Vtp으로 같기 때문에 흐르는 전류의 양은 동일하다.At this time, as shown in FIG. 3, the drains of the first PMOS transistor MP1 and the second PMOS transistor MP2 constituting the current mirror in the differential amplifier 31 are supplied to the power supply voltage Vcc. Since the source is the same and Vcc is equal to the value Vcc-Vtp minus the threshold voltage Vtp of the second PMOS transistor MP2, the amount of current flowing is the same.
상기 차동증폭기(31)에서 비교 대상인 두 입력중 일 입력인 제1엔모스형 트랜지스터(MN1)의 게이트에 인가되는 전압(V외부1)이 타 입력인 제2엔모스형 트랜지스터(MN2)의 게이트에 인가되는 전압(V기준)보다 작으므로(V외부V기준1) 상기 제1엔모스형 트랜지스터(MN1)에서의 전류흐름이 제2엔모스형 트랜지스터(MN2) 보다 작아져서 제1노드(N1)는 논리 하이상태로 된다.The gate of the second NMOS transistor MN2 in which the voltage V external1 applied to the gate of the first NMOS transistor MN1 which is one of the two inputs to be compared in the differential amplifier 31 is the other input. Since it is smaller than the voltage (V reference ) applied to (V external V reference 1 ), the current flow in the first NMOS transistor MN1 is smaller than that of the second NMOS transistor MN2 and thus the first node N1. ) Becomes a logic high state.
그에 따라 절환 스위치용 피모스형 트랜지스터(MP3)는 턴 오프되고 절환 스위치용 엔모스형 트랜지스터(MN4)가 게이트에 하이 레벨의 전위가 인가되어 턴 온되어 있어서 제2노드(N2)의 전위는 절환스위치용 엔모스형 트랜지스터(MN4)를 접지전원(Vss)로 방전된다.Accordingly, the switching switch PMOS transistor MP3 is turned off and the switching switch NMOS transistor MN4 is turned on by applying a high level potential to the gate, thereby switching the potential of the second node N2. The switch NMOS transistor MN4 is discharged to the ground power supply Vss.
그에 따라 로우레벨의 신호가 제1인버터(32)에 인가된다.Accordingly, a low level signal is applied to the first inverter 32.
그 후 상기 로우레벨 신호는 제1인버터(32)를 통하여 하이레벨로 반전되고, 이어서 제2인버터(33)를 통하여 로우레벨로 반전되어 전압 보충용 피모스형 트랜지스터(Q1)에 인가된다.Thereafter, the low level signal is inverted to a high level through the first inverter 32 and then inverted to a low level through the second inverter 33 and applied to the PMOS transistor Q1 for voltage supplement.
그에 따라 전압보충용 피모스형 트랜지스터(Q1)는 턴 온되어 외부전원으로부터 전원전압(Vcc)이 내부회로로 보충 공급된다.As a result, the voltage supplemental PMOS transistor Q1 is turned on, and the power supply voltage Vcc is supplemented and supplied from the external power supply to the internal circuit.
그에 따라 상기 전압보충용 피모스형 트랜지스터(Q1)을 통하여 보충되는 소정레벨의 전원전압(Vcc)이 상기 3.1∼3.2볼트 보다 낮은 레벨의 V기준에 보충되어 V외부와 동일한 전압으로 내부회로는 구동되게 된다.Accordingly, the power supply voltage Vcc of a predetermined level supplemented through the voltage supplementary PMOS transistor Q1 is supplemented to the V reference at a level lower than 3.1 to 3.2 volts so that the internal circuit is driven at the same voltage as the outside of V. do.
제4도는 제2도에 도시된 내부전압 레벨 보상회로에 따른 외부공급 전압에 따른 내부전압 레벨을 나타낸 그래프로서, 외부 공급전압이 3.1볼트 이하인 경우에도 내부회로 구동용 전압이 3.0볼트로 회로의 동작지연을 방지할 수 있다.4 is a graph showing the internal voltage level according to the external supply voltage according to the internal voltage level compensating circuit shown in FIG. 2, and the internal circuit driving voltage is 3.0 volts even when the external supply voltage is less than 3.1 volts. Delay can be prevented.
상기한 바와 같이 본 발명은 VDC를 사용하는 3.3볼트의 반도체 칩의 경우 저 외부공급전압으로 낮아지는 내부전압 레벨을 보상시킴으로써 동작 속도 및 제품의 특성이 개선되어 수율에 많은 기여를 하는 효과가 있다.As described above, in the case of the 3.3 volt semiconductor chip using the VDC, the internal voltage level is lowered by the low external supply voltage, thereby improving the operation speed and the characteristics of the product, thereby contributing to the yield.
Claims (2)
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Cited By (1)
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