KR0166588B1 - 다층 인쇄 회로판 및 그 형성방법 - Google Patents

다층 인쇄 회로판 및 그 형성방법 Download PDF

Info

Publication number
KR0166588B1
KR0166588B1 KR1019900020007A KR900020007A KR0166588B1 KR 0166588 B1 KR0166588 B1 KR 0166588B1 KR 1019900020007 A KR1019900020007 A KR 1019900020007A KR 900020007 A KR900020007 A KR 900020007A KR 0166588 B1 KR0166588 B1 KR 0166588B1
Authority
KR
South Korea
Prior art keywords
carbon atoms
layer
tin
silane
circuit board
Prior art date
Application number
KR1019900020007A
Other languages
English (en)
Other versions
KR910014016A (ko
Inventor
빈센트 팔라디노 존
Original Assignee
제임즈 제이 플린
맥기인-로코 인코포레이팃드.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제임즈 제이 플린, 맥기인-로코 인코포레이팃드. filed Critical 제임즈 제이 플린
Publication of KR910014016A publication Critical patent/KR910014016A/ko
Application granted granted Critical
Publication of KR0166588B1 publication Critical patent/KR0166588B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/389—Improvement of the adhesion between the insulating substrate and the metal by the use of a coupling agent, e.g. silane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/382—Improvement of the adhesion between the insulating substrate and the metal by special treatment of the metal
    • H05K3/384—Improvement of the adhesion between the insulating substrate and the metal by special treatment of the metal by plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0315—Oxidising metal
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/072—Electroless plating, e.g. finish plating or initial plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S428/00—Stock material or miscellaneous articles
    • Y10S428/901—Printed circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

다수의 뜨로우-호울을 갖는 다층 인쇄 회로판은 절연층에 구리회로부품을 결합시키는데 있어서 중간층을 사용하여 형성된다.

Description

다층 인쇄 회로판 및 그 형성방법
본 발명은 다층 인쇄 회로판의 형성 및 이로 인해 형성된 물품에 관한 것이다.
다층 PCB'S는 부분적으로 경화된 B- 단계수지, 즉, 프리프레그와 같은 유전층에 구리를 함유하는 것과 같은 상형성된 전도층을 삽입함으로써 다층 샌드위치를 형성시킨 후, 열 및 압력을 적용하여 결합시켜서 전형적으로 구조된다.
매끄러운 구리 표면을 갖는 전도층이 프리프레그에 잘 결합하지 않기 때문에, 유전체에 더 좋은 결합을 얻기 위해 거친 구리표면이 사용되어 왔다. 그러므로, 다층 PCB 공업의 일부는, 더 좋은 결합을 확실히 하기 위해 기계적 거친 공정 단계를 적용한다.
그러나, 회로 패턴이 더 세밀하게 될 수록, 이러한 표면 제조중 전도체 자취를 물리적으로 손상시키는 위험이 증가한다.
전도층과 유전체간의 결합을 개선시키기 위해 공업에서 사용되는 또 하나의 방법은 우수한 중간상 접착을 확실히 하기 위한 도금공업에서 광범위하게 실행하는 다양한 구리표면 산화 과정이다.
유전체와 거친 구리 표면의 기계적 인터록킹(interlocking)에 주로 의존하는 모든 공정의 공통된 단점은 열충격 결함을 야기시킬 수 있는 유전체 및 구리의 서로 다른 열팽창계수로부터 비롯되는 응력을 흡수하기 위한 어떠한 가용성 결합 중간상도 없다는 사실 및 폴리이미드 프리프레그와의 한계 결합 세기이다.
다층판에서 유전층에 전도층의 결합을 개선시키는 기타 공업기술은 유럽특허 출원 제216,531호 및 또한 미합중국 특허 제4,657,632호에는 물론, 미합중국 특허 제3,536,546호에 기술되어 있고, 결합전에 전도층상의 주석의 부착을 수반한다.
이러한 기술들이 구리 표면과 비교시 개선된 결합 세기를 제공하고, 산화 구리보다 기계적 손상을 적게 받는 표면을 산출하고, 산화구리처리 보다 덜한 부식성 환경에서 단지 주위 온도 가공을 필요로 할지라도, 결과 형성되는 결합 세기는 에폭시 프리프레그상의 산화구리와 견줄만하고 폴리이미드 프리프레그상의 갈색 산화물 보다 떨어지는 것으로 생각된다. 또한 결합 세기는 산화물 결합처럼, 고온에서 시간에 따라 저하할 수 있다.
게다가, 땜납 충격후 이층(delamination)이 종종 관찰된다.
다층 회로판을 제조하는 방법에 있어서 한 단계로서 구리가 입혀진 적층판 상의 흑색 산화물층의 공개외에는 미합중국 특허 제4,512,818호에 공개되어 있다. 이러한 과정의 주요 단점은 폴리이미드 프리프레그상의 한계 결합 세기, 부식성 및 고온 가공, 기계적 손상을 받기 쉬운 표면 코우팅, 공격적(산성, 환원성) 호울 세정 화학약품에 의한 결합 산화물 층의 제거로 인한 핑크 링(pink ring)이라 불리는 뜨로우-호울(throngh holes)주위의 부분적 이층, 및 고온에서 시간에 따른 결합세기의 저하인 것으로 생각된다.
산화물 처리의 단점 없이 프리프레그와의 개선된 결합에 특히 적합한 전도층 지형의 형성은 최근 인쇄 회로 세계 협의회 Ⅳ(the Printed Circuit World Conference Ⅳ, 됴오쿄오, 일본, 6월 2-5, 1987)에 기술되었다. H. Akahoshi일행(WCIV-9)은 표면 산화물을 형성하고 이를 결합전에 제거하여 산화물 표면에 견줄만한 결합 특성 및 조도를 갖는 구리 표면을 남기는 것을 기술하고 있다. Nakaso 일행(WCIV-10)은 보다 좋은 결합을 위해 전도층상에 무전해 구리 부착물을 형성함으로써 거친 전도층 표면을 형성하는 것을 기술하고 있다. 이러한 깨끗한 금속 구리 표면에 부착된, 실란은 결합 세기의 한계 증가를 산출하는 것으로 보고되고 있다.
마찬가지로, 미합중국 특허 제3,508,983호는 인쇄 회로판의 제조에 있어서 구리를 폴리에스테르 기재 접착재에 결합시키기 위한 감마-아미노 프로필트리 에톡시실란의 사용을 공개하고 있다. 이 언급은 산화 구리가 좋은 결합에 영향을 주기 위한 실란 처리전에 제거되어야 한다는 점을 강조하고 있다.
미합중국 특허 제4,499,152호는 고 분해능 인쇄 회로 패턴을 이용하여 금속 적층판을 형성시키는 것을 공개하고 있다.
적층판은 바람직하게 수지-결합된, 유리 강화 지지체, 지지체의 주요 표면을 덮고 결합된 커링제의 층 및 커플링제의 층과 인접한 초박 구리층, 및 구리층과 커플링플제의 층 사이에 분산된 복합재료 결합층을 함유한다. 공개된 커플링제류는 오르가노 실란을 포함한다.
1989년 4월 5일에 0310010으로서 공개된, 유럽 특허 출원 제88115951.1호는 다층 인쇄 회로판을 형성하기 위한 방법을 공개하고 있으며, 여기서 우레이도 실란은 연속 납땜 조작중에 경화된 절연층과 함석 구리 회로부품간의 접착을 개선시키기 위해 사용된다. 이러한 공정은 일반적으로 결과 형성된 적층판이 납땜 전에 프리베이킹 되는 경우 효과적이나, 몇몇 예에서 프리베이킹이 적용되지 않는 경우 납땜중에 이층이 일어날 수 있다.
본 발명은 하기 단계 (a) - (g) :
(a) 적어도 4마이크론의 두께를 갖는 회로 부품을 갖는 유전층 지지체의 표면상에 도전성 구리 회로 부품을 형성시키고,
(b) 구리 회로 부품에 주석을 적용시켜, 주석의 적용 도중 또는 이에 연속하여 구리 회로 부품의 표면상에서 적용된 주석이 상응하는 산화물, 수산화물 또는 이들의 조합물로 전환되는 것에 의해, 구리 회로 부품상에 주석의 산화물, 수산화물 또는 이들의 조합물의 층을 형성시키고, 단, 상기 산화물, 수산화물 또는 조합물의 층의 두께는 1.5밀 이하이며,
(c) 실란 결합 혼합물을 단계(b)에서 형성된 산화물, 수산화물 또는 이들의 조합물의 표면에 또는 구리 회로 부품에 결합되는 절연층 상에 적용시키고, 여기서 상기 절연층은 부분적으로 경화된 열경화성 중합체 조성물로 구성되며, 실란 결합 혼합물은 필수적으로
(I) 하기 일반식 :
(상기식에서, A는 1내지 8개 탄소원자를 갖는 알킬렌이고, B는 히드록시 또는 1 내지 8개 탄소원자를 갖는 알콕시이고 n은 정수 1, 2 또는 3이고, 단 n이 1 또는 2인 경우 각 B는 동일할 필요가 없다.)을 갖는 우레이도 실란; 및
(Ⅱ) 하기 일반식 :
(상기식에서, R1, R2, R3, R4, R5및 R6은 서로 독립적으로 1 내지 8개 탄소원자를 갖는 알킬이고 R은 1 내지 8개 탄소원자를 갖는 알킬렌기를 표시한다)을 갖는 디실릴 가교제로 구성되고;
(d) 단계 (a), (b) 및 (c)를 반복하고;
(e) 오르가노실란 코우팅이 산화물, 수산화물 또는 조합물의 층과 절연층간에 있도록 단계 (a), (b), (c) 및 (d)에 의해 형성된 물질들을 단일 물품에 결합시키고, 이로써 결합중 부분적으로 경화된 절연층은 경화되며;
(f) 단계(e)에서 형성된 결합된 물품을 통해 다수의 호울을 형성시키고;
(g) 뜨로우-호울의 맞은편 열린 구멍으로부터 도전로를 형성하는 뜨로우-호울의 벽을 금속화하여 다층 회로판을 형성시키며, 단, 다층 인쇄 회로판이 121℃(250℉)에서 6시간 동안 베이킹된 다음 85℃ 및 85% 상대 습도에서 24시간 동안 선행-조건화된 후 288℃(550℉)에서 10초 동안 열응력에 노출시 이층되지 않아야 하는 단계들로 구성되는, 여러개의 절연 및 유전층을 통해 일련의 도전층에 전기 접속을 만드는 전도성 뜨로우-호울을 포함하는 다층 인쇄 회로판의 형성방법 및 이로인해 형성되는 물품에 관한 것이다.
본 발명은 또한 필수적으로
(Ⅰ) 하기 일반식 :
(상기식에서, A는 1 내지 8개 탄소원자를 갖는 알킬렌이고, B는 히드록시 또는 1 내지 8개 탄소원자를 갖는 알콕시이고 n은 정수 1, 2 또는 3이고, 단 n이 1 또는 2인 경우 각 B는 동일할 필요가 없다.)을 갖는 우레이도 실란; 및
(Ⅱ) 하기 일반식 :
(상기식에서, R1, R2, R3, R4, R5및 R6은 서로 독립적으로 1 내지 8개 탄소원자를 갖는 알킬이고 R은 1 내지 8개 탄소원자를 갖는 알킬렌기를 표시한다)을 갖는 디실릴 가료제로 구성된, 방습성 다층 회로판을 형성하기 위한 실란 결합 혼합물에 관한 것이다.
본 발명은 다층 인쇄 회로판을 형성하기 위한 방법에 관한 것이다. 회로판은 구리 회로 부품(이것은 전도성 지반면으로서 작용하는 구리 시이트와 같은 다른 층들의 사이를 비울수 있음)을 지지하는 유전 물질의, 중간층을 통해 절연층에 부착된, 교호층을 갖는다.
회로판은 판의 전체 두께를 가로질러 전기로를 형성하는 전도성 뜨로우-호울을 갖는다.
다층 회로판의 형성에 있어서 여러개의 전도성 및 비전도성 층이 사용될 수 있다. 또한, 다층 회로판의 형성을 위해, 호울을 드릴링(drilling)하는 것이 필요하고 직접 호울을 둘러싼 부위에서 층의 이층으로 인한 결함이 일어날 수 있다. 층들 중 하나에 결합이 존재하거나 또는 이층이 일어나는 경우, 일반적으로 전체 판은 스크랩핑(scrapping)되어야 한다. 그러므로 인쇄 회로판의 각 형성 단계에서 양질이 상업적 생산에 필수적이다.
본 발명의 기술로, 다양한 물품이 형성될수 있다. 예증적으로 한 물품은 순서대로, 유전층, 주석 및 밑에 놓인 주석의 산화물, 수산화물 또는 이들의 조합물의 층을 갖는 구리 히로 부품, 오르가노실란, 절연층, 두 번째 유전층, 주석, 밑에 놓인 주석의 산화물, 수산화물 또는 이들의 조합물의 층을 갖는 구리 회로부품, 오르가노실란 및 두 번째 절연층을 포함할 수 있다. 상기 물품에서(첫번째) 절연층은 두 번째 유전층에 직접 또는 접착층을 통해 접촉될수 있다. (상기 접착제는 당 분야에 잘 알려져 있고, 예컨대, 고온 에폭시이다).
대안적으로 부품에 있어서 두 번째 듀전층은 동일한 순서를 갖는 다른 모든 층으로 존재할 필요는 없다. 본 발명의 또다른 대안적 실시 양태에 있어서 맞은편 표면상에 구리 회로 부품을 갖는 유전층이 존재할 수 있다. 그후 맞은편 표면상에 다양한 층들은 주석과 임의로 밑에 놓인 주석의 산화물, 수산화물 또는 이들의 조합물의 층, 오르가노실란 및 절연층을 포함하여 적용된다.
다층 회로판 또는 함께 결합된 층을 함유하는 이들의 일부에 대해, 효과적인 결합이 중간층과 함께 또는 중간층 없이 형성되는 지를 측정하기 위한 통상적인 시험은 결합세기의 측정이다.
층들을 분리시키는데 필요한 힘은 인스트론 시험 장치에 의해 측정될수 있다. 그러나, 몇몇 예에서, 상업적 용도로 가공 처리중에 다층판이 받게 되는 조건으로 인해 결함이 일어날 수 있기 때문에 결합 세기만으로 충분히 엄밀한 시험 과정이 되지 않는 것으로 밝혀졌다. 본 과정에 따른 유용한 시험은 열응력에 의해 고온에서 이층이 일어날 것인지의 여부로 이는 MIL-P-55110-D에 기술되어 있다. 실제 사용시 다층 결합의 외부 표면은 통상적으로 용융 땜납에 노출되어 있다. 내부 층들이 땜납에 노출되지 않을수 있을 지라도, 이 층들은 고온을 거치게 된다.
그러므로 광범위한 상업적 용도를 위해 다층판이 일반적으로 널리 보급된 상업적 적용에 사용될 수 있는지에 관련된 실제적인 시험은 MIL-P-55110-D에 제시된 하나 이상의 시험이다.
MIL-P-55110-D에 있는 시험중 하나는 135-149℃(275-300℉)에서 2시간 동안 베이킹 시키는 선행 조건후 288℃(550℉)에서 10초동안의 열 응력을 요구한다.
표본, 즉, 물품은 실제로 크랙킹 또는 도금, 분리 또는 도금 및 전도체, 블리스터링(blistering) 또는 이층에 대해 조사된다. 0.08m(0.003인치)의 최대 크기를 갖는 적층판 틈은 전도체 간격이 측면으로 또는 수직으로, 최소 유전 간격 이하로 감소되지 않는 한 허용된다. 보다 엄밀한 시험을 위한 보다 바람직한 방식에 있어서, 60초의 시간이 10초보다 더 사용된다.
시험 과정에 대한 또 하나의 방식에 있어서 최종 다층 회로판은 MIL-P-51110-D의 모든 적용 가능한 시험 과정에 만족한다.
이 시험이 상업적 용도에 적용 가능한 한가지 이유는 다층 구조에 사용되는 물질의 다양성에 기인한다. 구리가 전도성 회로 부품의 형성에 있어서 선택되는 금속일지라도, 유전 및 절연층(이것은 절연층이 회로 부품이 중간층을 통해 결합된 또다른 층을 의미하는 반면, 회로 부품으로 형성되는 구리 시이트에 대한 초기 지지체를 의미하는 것으로 본 문맥에서 사용되는 유전체와 함께 동일한 물질일 수 있음) 물질은 현저히 다를 수 있다. 바람직한 예로는 에폭시 및 플리이미드이다.
상기 시험이 일반적으로 인쇄 회로 제조에서 예측한 층 결합에 유용할지라도, 수분을 제거하기 위한 선행 베이킹 단계 없이 다층 회로판이 납땜되는 실례에 있어서는 보다 엄밀한 시험이 필요하다. 그러한 예에서, 회로와 경화된 절연체 층간의 계면에서 이층이 납땜중 계면에서 휘발되는 잔류 물(水) 또는 다른 물질에 아마 기인하여, 납땜 중에 일어날 수 있다. 이러한 대안적 과정에 따른 유용한 시험은 땜납 침적 응력 시험으로, 이 시험에서 다층 인쇄 회로 시험판은 먼저 121℃(250℉)에서 6시간 동안 베이킹된 다음 85℃ 및 85% 상대습도(RH)에서 0, 4, 24, 48 및 72시간 동안 유지시킨 주위의 시험실에서 조건화되고, 이후 이들은 288℃(550℉)에서 10초동안 유지시킨 땜납내에 침적된다. 각 다층 시험판은 구미의 8개 100% 지반면을 포함하고 시험중 비편차를 제외하고, 동일한 조건하에서 제조된다. 어떠한 미세한 또는 심한 이층 효과가 관찰되지 않는 경우, 판은 허용가능한 것으로 생각되어지고 결함이 관찰되기 전에 요구되는 최소 조건화 시간을 기준으로 시험판 중 하나의 기대 다른 기들의 측정이 행해진다. 인쇄 회로 제조 표준에 상응하는 허용도의 기준은 적어도 24시간의 조건화 시간후 및 바람직하게는 72시간의 조건화 시킨후 어떠한 이층도 없어야 함을 요구한다.
본 발명에 있어서 출발 물질은 하나 또는 맞은편 표면상에 구리의 피착을 포함하는 유전층이다.이 구리층은 적어도 4마이크론 및 보다 바람지하게 32 마이크론의 두께를 가지며 전도성 회로 부품을 형성하기 위해 사용된다. 예컨대 감광성 내식막 필름을 광상 형성시키는 기술에 이어서 구리의 비보호된 부위를 에칭시킴으로써와 같이 그러한 회로 부품을 형성하기 위해 선행 기술에 공지된 기술이 사용될 수 있다. 적합한 기술의 예는 미합중국 특허 제3,468,982호에 공개되어 있다. 유전층의 조성물은 그것이 전기 절연체로서 기능하는한 중요하지 않다.
유용한 지지체 물질은 유리 섬유로 강화된 에폭시와 같은 것으로 미합중국 특허 4,499,152호에 공개되어 있다. 바람직하게 당분야에 프리프레그 또는 B 단계 수지로서 공지된 부분적으로 경화된 열경화성 중합체 조성물이 사용된다. 그러한 중합체 조성물의 사용은 연속결합 조작에 첨가된다.
전도 회로 부품의 형성후, 전형적으로 산화물, 수산화물, 또는 이들의 조합물의 얇은 외부층을 형성하는 것이 필요하다.
1.5 마이크론 이하 및 보다 바람직하게 1.0 마이크론 이하의 두께를 갖는 이러한 층은 구리 회로 부품의 산화에 의해 직접 형성될수 있다. 소위 '갈색 또는 흑색 산화물 코우팅을 형성하기 위해 사용되는 공지된 기술이 사용될 수 있다. 그러나 산화물이 나중에 요구된 가공 처리 단계로 인해 적어도 부분적으로 파괴되거나 또는 용해됨으로써 핑크 링 형성으로서 알려진 현상으로 인해 주된 문제가 대두되었다. 상당한 연구 노력이 이러한 핑크 링 효과를 해결하기 위해 착수되었다. 또한 산화물 코우팅의 형성에 있어서 특이한 가공 처리에 필요한 강한 화학약품의 사용으로 인해 문제를 야기시키는 부식성 화학 약품이 사용되었다.
다층 회로판이 수분을 제거하기 위해 선행 베이킹 단계없이 납땜되는 실례에 있어서, 회로와 경화된 절연체층간의 계면에서 이층이 납땜중에 관찰되었다. 주위 환경으로부터 적층판에 의해 흡수된 잔류물은 게면에서 응집되고 납땜중 증기화하여 이러한 국부적 이층을 야기시키는 것으로 이론화된다.
본 발명의 실시양태에서 전도층은 주석으로부터 형성된다.
하기보다 충분히 기술된 것인 바와 같이, 코우팅 적용의 바람직한 기술은 침적 금속 도금에 의한 것이다. 금속 층의 두께는 중요하지 않으며, 예컨대, 0.15 내지 0.25 마이크론일수 있다.
주석의 적용중에 및 이에 연속하여 산화물, 수산화물 또는 이들의 조합물의 얇은 코우팅이 형성된다. 이러한 코오팅은 바람직하게, 두께가 1.5 마이크론 이하로 매우 얇거나 또는 몇몇 예에서 단지 단일층 일 수 있기 때문에 공기 산화가 사용될 수 있다. 그러한 경우에 있어서, 산화물/수산화물은 구리 표면이 주위의 산소 또는 수증기와 반응하는 실온에 방치시 형성될수 있다. 산화물 / 수산화물의 형성을 위한 다른 기술은 산화성 수욕내로 침적 또는 노출시키는 것을 포함한다.
본 발명의 오르가노실란 혼합물은 산화물, 수산화물 또는 조합물에 또는 프리프레그 또는 B단계 수지로서 당분야에 또한 공지된, 부분적으로 경화된 열경화성 중합체 조성물에 코우팅으로서 적용된다. 유전층으로서 동일한 구조 물질은 다른 것으로부터 층을 보다 쉽게 구별하기 위해 절연 층으로 명시된 이러한 층에 사용될 수 있다. 본 발명에서 사용될수 있는 실란으로 관심을 돌리면, 실란은 이러한 산화물, 수산화물 또는 이들의 조합물을 부분적으로 경화된 절연층 및 전환되어 완전히 경화된 절연층과 결합시키는 접착 중간층을 형성하는 것이 요구된다. 여기 정의된 바의 열응력 시험에 따라 실란이 이층을 방지하는 기능을 하는 것이 요구된다. 바람직한 방식에 있어서, 완전히 경화된 절연층을 갖는 다층 회로판은 MIL-P-55110D의 모든 내역을 만족시킨다.
오르가노실란으로 관심을 돌리면, 우레이도 실란은 실란의 실라놀(Si-OH)-기와 수소 브릿지 결합을 형성하고 및, 또는 축합 반응에서 공유 금속 -O-Si 결합을 형성하는 것으로 생각된다.
실란은 판 데르바알스 힘 상호작용, 강한 극성 힘/수소 브릿지 상호작용, 또는 유전 수지와의 공유 결합 형성을 제공하는 관능적으로 치환된 유기 기를 통해 인접 층과 상호 작용하는 것으로 생각된다.
디실릴 가교제는 결과 형성되는 접착성 오르가노실란층의 수분 감도를 감소시키기 위해 우레이도 실란과 망을 형성하는 것으로 생각된다.
본 발명의 방습성, 접착성, 오르가노실란 층은 기본 성분으로서(Ⅰ)하기 일반식:
(상기식에서, A는 1 내지 8개 탄소원자를 갖는 알킬렌이고, B는 히드록시 또는 1 내지 8개 탄소원자를 갖는 알콕시이고 n은 정수 1, 2 또는 3이고, 단 n이 2 또는 3인 경우, B는 동일할 필요가 없다.)을 갖는 적어도 하나의 우레이도 실란; 및
(Ⅱ) 하기 구조식 :
(상기식에서, R1, R2, R3, R4, R5및 R6은 서로 독립적으로 1 내지 8개 탄소원자를 갖는 알킬이고 R은 1 내지 8개 탄소원자를 갖는 알킬렌기를 표시한다)을 갖는 다실릴 가교제를 갖는 실란 결합 혼합물로부터 제조된다.
바람직하게, 일반식(Ⅰ)에서 각 B기는 하나이상의 B기가 존재하는 경우 동일하다. 또한 바람직하게 R1, R2, R3, R4, R5및 R6은 동일하다. 우레이도 실란(Ⅰ)에서, 알킬렌기, A는 바람직하게 이가 에틸렌 또는 프로필렌 이고 알콕시기, B는 바람직하게 메톡시 또는 에톡시기이다. 특히 바람직한 우레이도 실란은 감마-우레이도프로필 트리에톡시-실란이다. 디셀릴 기교제(Ⅱ)에서, 알킬기는 바람직하게 메틸 또는 에틸이고 알킬렌기, R은 바람직하게 이가 에틸렌 또는 프로필렌기이다. 특히 바람직한 디실릴 가교제는 헥사메톡시 디실릴에탄이다.
실란 결합 혼합물의 성분 농도는 특별한 적용의 필요에 맞추기 위해 광범위하게 변화할 수 있다. 그러므로 우레이도 실란(Ⅰ)때 디실릴 가교제(Ⅱ)의 중량비는 99 : 1 내지 1 : 99일수 있다. 바람직하게 (Ⅰ) : (Ⅱ)의 중량비는 90 : 10 내지 10 : 90이고 보다 바람직하게 90 : 10 내지 70 : 30이다. 전형적으로 단일 우레이도 실란은 단일 디실릴 가교제와 함께 사용될 수 있으나, 실란 결합 혼합물에서, 규정한 바의 두 개 이상의 우레이도 실란 및 또는 규정한 바의 두 개 이상의 미실릴 가교제를 사용하는 것은 본 발명의 영역내에 있다.
본 발명의 실행에 있어서, 실란 결합 혼합물은 주석 수산화물/산화물 표면 또는 절연층 표면에 액체 용액으로서 적용될 수 있다. 이러한 실례에서 실란 결합 혼합물은 우레이도실란 및 디실릴 가교제에 대한 상호용매를 포함한다. 용액은 임의의 통상적인 방법에 의해, 예컨대 딥핑(dipping), 분무, 브러슁, 침적 등에 의해 적용된다.
미합중국 특허 제4,657,632호 뿐만 아니라 상기 참조된 유럽 특허 출원 제88115951.1호, 유럽 특허 제216,531호에 공개된 침적 금속 코우팅은 본 발명에 있어서 구리 회로 부품의 초기 결합에 직접적으로 유용하다. 그러나, 이층이 특히 열응력으로 인해 일어날 수 있기 때문에 침적 주석 코우팅은 도전성 층 구리 표면과 유전 물질간의 직접 결합을 형성하기에 불충분한 것으로 생각된다. 오르가노실란은 결합세기를 증가시키는 능력을 갖는다. 바람직한 코우팅 조성물은 리오우레아 화합물, 주석염, 환원제, 산 및 우레아 화합물을 함유한다. 이러한 선행 기술 공개의 가르침에 따라 우레아 화합물이 필요하다. 그러나 우레아 화합물은 오르가노실란 층과 함께 필요하지는 않다. 그러므로 용어 우레아 화합물이 삭제될 수 있는 상기 공개에 참조로 존재하는지는 본 발명의 영역내에 직접적으로 있다. 그러므로 유사한 배합물은 우레아 화합물이 생략될수 있음을 제외하고 이러한 공개에 공개된 바와 같이 직접 사용될 수 있다. 바람직한 실시양태에서 우레아는 존재할 것이다.
바람직한 실시양태에 있어서, 조성물은 리오우레아 화합물, 주석염, 환원제, 산 및 우레아 화합물을 사용할 수 있으므로, 이러한 공개의 적절한 공개는 여기에 재생된다.
주석염은 바람직하게 제일 주석염으로 구성된다. 무기(광)산 또는 유기산의 제일 주석염이 사용될수 있을지라도(예컨대, 제일주석 포름산업, 제일 주석 아세트산업 등), 주석염은 황, 인, 및 할로겐산과 같은 광산, 특히 황산 또는 설퍼민산과 같은 황 산의 제일 주석염으로 구성된다. 또한 제일 주석나트륨 또는 칼륨 미 이들의 당분야에 공지된 등량과 같은 알칼리 금속 제일 주석산업이 사용될 수 있다. 한가지 실시양태에 있어서 제일 주석 황산염, 제일주석 설퍼민산염 또는 제일 주석 아세트산염이 주석염으로서 사용된다. 주석납 코우팅이 부착되는 경우, 아세트산 납은 납염으로서 사용될 수 잇다.
사용될 수 있는 산은 황, 인, 또는 할로겐을 기재로 하는 무기산(광산) 또는 유기산일 수 있고 황산 또는 설퍼민산과 같은 광산을 기재로 하는 황이 바람직하다. 사용될수 있는 몇몇 유기산은 포름산, 아세트산, 말산, 말레산 등과 같은 약 6개 이하의 탄소원자를 갖는 모노카르복실산 또는 디카르복실산으로 구성된다.
할로겐화물 잔류물이 부착된 주석 코우팅에서 생성될 것이고 또한 코우팅내 부식성 물질로서 작용할 수 있기 때문에 가능한한 주석의 전기성을 방해하는 할로겐 염 또는 할로겐 산을 사용하지 않는 것이 바람직하다.
사용될 수 있는 킬레이트화제는 일반적으로 Kirk-Othmer의 화학기술의 백과사전(Encyclopedia of Chemical Technology, 제3판, 5권. 339-368페이지)에 공개된 다양한 부류의 킬레이트 화제 및 특이 화합물을 포함한다. 특히 바람직한 킬레이트화제는 아미노카트 복실산 및 히드록시카르복실산을 포함한다. 이러한 점에서 사용될 수 있는 몇몇 특히 아미노카르복실산은 에틸렌디아민레트라아세트산, 히드로시에틸에틸렌디아민트리아세트산, 니트릴로트리아세트산, N-디히드록시에틸글리신, 및 에틸렌비스(히드록시페닐글리신)을 포함한다. 사용될 수 있는 히드록시 카르복실산은 타르타르산, 시트르산, 글루콘산 및 5-설포살리실산을 포함한다.
사용될 수 있는 다양한 환원제는 당분야에 공개되어 있으며 일반적으로 포화 또는 불포화, 지방족 또는 환식중 어느 경우이든, 약 10개 이하의 탄소원자를 갖는 유기 알데히드를 포함한다. 약 6개 이하의 탄소원자를 갖는 저급알킬 알데히드는 이러한 점에서 예컨대 포름알데히드, 아세트알데히드, 프로피온 알데히드, 부티르알데히드 등이 사용될 수 있다. 특히 바람직한 알데히드는 히드록시 지방족 알데히드 예컨대 글리세트알데히드; 에티트로즈; 트레오즈; 아라비노즈 및 다양한 위치의 이들의 이성체 및 글루코오즈 및 다양한 위치의 이들의 이성체를 포함한다. 글루코오즈는 금속염의 더 높은 산화 상태로의 산화, 예컨대, Sn Ⅱ에서 Sn IV로의 산화를 방지하나, 또한 컬레이트화제로서 작용하는 것으로 밝혀졌고 특히 이러한 이유에 유용하다.
사용될 수 있는 계면제는 Kirk-Othmer의 화학기술의 백과사전(Encyclopedia of Chemical Technology, 제3판, 22권, 332-387페이지) 기입된 것과 같은 임의의 비-이온성, 음이온성, 양이온성 또는 양성 계면활성제를 포함한다.
비-이온성 계면활성제가 특히 바람직하다
가수분해된 실란이 적용되는 주석 산화물/수산화물 층의 표면영역은 결과형성되는 결합 세기의 요인이다. 그러므로 구리표면을 산화 구리로 산화시킨 다음, 산화물을 가수분해하고 산화주석으로 침적법에 의해 전환시킴으로써 생성되는 것과 같은 고 표면 부위는 실란 처리후 폴리아미드에 결합될 때 최고의 결합 세기를 제공하는 고 표면 부위를 제공한다.
본 발명에 따라 일반적으로 절연층에 의해 지지되는 금속층과 유전층의 결합은 적어도 14기간동안 선행조건화되는 상대 습도(RH)에서 하기 정의된 바의 땜납 침적응력 시험을 견딜수 있는 것이 요구된다.
결합시킨 후 (전기 상호접속을 위해)적층화 프레스 호울에 압력 및 열을 적용시킴으로써 다층 구조의 다양한 층들은, 전형적으로 다중 헤드 및 공기 베어링을 가진 숫자로 조절되는 드릴링 머시인을 사용하여 다층을 통해 드릴링되다. 그러한 드릴링 조작은 예컨대, G. Leonida에 의해 인쇄 회로 디자인, 제조, 성분 및 어셈블리의 핸드북(챕터 4.3.2. pg. 254), Clyde F. Coombs, Jr. 에 의해 편집된 전기화학 간행물(1981) 및 인쇄 회로 핸드북(챕터 5.8-5.12)(McGraw-Hill Book Co., 제2판)에 기술되어 있다.
호울을 형성하고 호울을 전도성으로 만드는 공지된 기술이 여기에 사용될수 있으며, 예컨대, N.S.Einarson에 의해 편집된, 인쇄 회로 기술(1977, 챕터7)을 참조로 한다.
본 발명을 좀더 정의하기 위해 하기 실시예가 제공된다.
이 실시예에서 모든 부 및 백분율은 중량에 의하여 도는 달리 기술되지 않는한 100분도이다. 실시예에서, 구리입힌 적층판 또는 구리 호일은 회로부품을 형성하기 위해 가공 처리되기 보다는 시이트로서 사용되었다. 구리 시이트의 사용은 시험 측정에 있어서 더 많은 재생성을 나타내는 것으로 생각되었다. 또한, 실시예에서 마찬가지로 시험 결과에 더 큰 재생성을 허용하는 것으로 생각되는 호울 드릴링은 사용되지 않았다.
[실시예 1]
시험 샘플의 구리 표면을 화학적으로 세척하고, 인라인 분무시스템내 실란 결합 혼합물 및 침적 주석 조성물로 처리하고, 오르가노실란 커플링제, 감마-우레이도프로필 트리에톡시실란, 및 통상적 갈색 및 흑색 산화물에 대해 측정되었다.
시험 샘플은 양편에 1oz, 구리를 함유하는 Norplex/OAK FR-4 에폭시 적층판 패널(45.72㎝ (18인치)) 폭. 60.96㎝(24인치) 길이 및 0.036㎝(0.014인치) 두께)이다.
0.0036㎝(0.0014인치)두께의 구리호울(1oz. 구리)의 시험샘플을 또한 결합 세기측정을 위해 가공처리했다.
샘플 표면을 제조하기 위해 사용된 인라인 분무 시스템은 분당 121.9㎝(4피이드)의 컨베이어 속도를 가지며 하기 공정단계 및 조건을 포함한다.
시스템에서 사용된 알칼리성 세정액은 버사클린(Versaclean)415(듀퐁)이었고 마이크로에치는 수리이취(Sureetch) 550(듀퐁)칼륨 페록시 일황산염 황산이었다.
단계6에서 침적 주석 조성물은 하기 조성물의 용액 A와 용액 B를 혼합시킴으로써 형성되었다.
시스템 저장기를 적당히 채우기 위해 충분한 용액을 제조한다.
여러개의 시험 용액을 실란처리단계8에서 사용하기 위해 제조하였다.
용액1은 571의 탈이온수에 57㎖의 빙초산을 첨가하여 제조한다. 그다음 570g의 감마-우레이도 프로필트리에톡시실란(A-1160 유니온 카바이드)을 첨가하고 분무모튜울의 재순환 시스템을 활성화함으로써 혼합시킨다.
용액을 15 내지 20분동안 혼합시켜 오르가노실란의 오르가노실란-트리올으로의 완전한 가수분해를 확실히 한다. 이 용액은 하기 1% A-1160과 동일하다.
용액2는 용액1에서와 같이 제조되나 1%의 A-1160외에 0.15%의 1, 2-비스(트리메톡시실릴)에탄을 함유하고 하기 1% A-1160 / 0.15% BIS(표1에서 샘플 A) 와 동일할 것이다.
용액3는 용액1에서와 같이 제조되나 1%의 A-1160이외에 0.20%의 1, 2-비스(트리메톡시실릴)에탄을 함유하고 하기 1% A-1160 / 0.20% BIS(표1에서 샘플 B) 와 동일할 것이다.
상업적으로 허용된 표준에 대하여 실란 처리의 효과를 비교하기 위하여, 하기 각각 블랙 옥사이드(Balck Oxide) 및 브라운 옥사이드(Brown Oxide)와 동일한 상업용 흑색산화물(MacDermid MAC-u-BLACK*블랙옥사이드) 및 갈색산화물(전기화학약품 499 브라운 옥사이드)로 처리시킨 FR-4 에폭시 적층판 및 구리호일의 샘플을 제조하였다.
처리후, 모든 적층판 및 구리호일 샘플을 121℃(250℉) 내지 132℃(270℉)에서 1시간동안 베이킹시켰다.
이러한 노출은 실제 적층판이 전형적으로 다층판의 제조전에 거치게되는 조건과 비슷한 것으로 생각되었다. 보다 높은 온도 및 시간은 다층판이 제조중 이층을 야기시킬 수 있는 수분의 제거를 확실히 했다.
베이킹에 이어서 처리된 적층판 및 호일은 8-층 다층 복합판을 제조하기 위해 프리프레그 시이트와 함께 사용된다. 두 유형의 Norplex/OAK 프리프래그는 두 세트의 다층판을 제조하기 위해 사용되었고, 유형 1080은 미세한 조직 유리직물과 대략 65.5% 수지함량을 함유하고, 유형 7628은 촘촘한 조직 유리직물과 45 ±5% 수지 함량을 함유한다. 다층 복합재료를 하기와 같이 제조했다. 각 복합재료를 3개의 적층판(1 내부 및 2 외부), 2개의 외부호일 시이트 및 8개의 프리프레그 시이트로부터 어셈블링하여 그 결과 2개의 프리프레그 시이트가 각각의 외부 적층판의 처리된 구리 표면과 인접 구리호일 시이트간에 있게 된다. 10개의 다층 어셈블리를 각 어셈블 리가 0.0635㎝(0.025인치)두께의 알루미늄 시이트에 의해 다른것으로부터 분리된 채로 적층시켜 팩키지를 형성시킨다.
팩키지를 그 다음 공기를 제거하기 위해 배출시키고 봉한 진공백에 봉해넣는다. 그 다음 백키지를 적하시키고 가능한 한 빨리 87.8℃(190℉)까지 예비가열시킨 유압 프레스내로 중심에 둔다. 정반을 담고 25psi의 압력을 12분동안 적용시킨다.
그 다음 압력을 200psi까지 증가시키고 온도를 185℃(365℉)까지 올리고 90분동안 유지시킨다. 압력을 일정하게 유지시키면서, 팩키지를 냉각된 15.6℃(60℉)물을 사용하여 45분동안 냉각시킨다. 그 다음 압력을 풀고 그 다음 8시간 동안 162.2℃(324℉)에서 포스트 베이킹시킨 팩키지를 제거한다.
적층중에 형성된 각 다층 복합재료의 0.635㎝(1/4인치)너비의 스트립을 결합 세기 측정을 위해 제거하고 복합패널의 나머지는 외부 호일 층을 제거하기 위해 부식제를 통해 처리시켰다. 그 다음 패널을 엑셀리언 로우러/드릴러(Excellion Router / Driller), 모델 EX-200 상에, 2.54-0.95㎝ (1-3/8인치)의 너비 5.08-2.22㎝(2-7/8인치)길이의 샘플로 이송시킨다. 그 다음 샘플을 순환하는 뜨거운 공기 오븐내에서 121℃(250℉)에서 6시간동안 베이킹시킨다. 실온까지 냉각시킨 후 샘플을 85℃ 및 85% 상대습도에서 유지시킨 환경실에 둔다. 샘플을 4, 24, 48 및 72시간에서 제거시키고 288℃(550℉) 용융 땜납욕에 20초동안 침적시킨다. 그 다음 샘플을 이층애 대해 평가한다; 어떠한 외견상의 이층도 없으면 그 샘플은 OK로 표시하고; 미세한 이층 또는 마진이 있으면, 그 샘플은 SLT로 표시하고; 심한 이층이 있으면, 그 샘플은 결함으로 표시한다.
결합 또는 박리 세기 측정은 5.08㎝(2인치)/분의 크로스헤드 속도를 갖는 인스트론 인장 시험기, (Instron Eng, Corp., Quinsey, Mass., U.S.A)모델 TT-B로 행해진다. 인스트론 유니트는 21.1℃(70℉), -15℃(5℉) 및 50%, 10% 상대습도에서 환경적으로 조절된 영역에 있다.
표1에서의 시험 데이터는 A-1160(즉, 감마-우레이도프로필트리에톡시실란) 및 BIS (즉, 1, 2-비스(트리메톡시실린)에탄)의 결합 혼합물인 경우 수분불감도에 있어서 현저한 증진을 명백히 보여준다. 결과는 단순한 실란처리의 높은 결합세계를 유지시키는 한 갈색 산화물보다 우수하고 상업적으로 허용가능한 흑색 산화물 처리에 견줄만한다.

Claims (11)

  1. 하기 (a)-(g)의 단계로 구성되는, 여러개의 절연층을 통해 일련의 도전층에 전기접속을 만드는 전도성 뜨로우-호울(through-holes)을 포함하는, 다층 인쇄 회로판의 형성 방법 : (a) 적어도 4 마이크론의 두께를 갖는 회로부품을 갖는 유전층 지지체의 표면상에 도전성 구리 회로부품을 형성시키고; (b) 구리 회로 부품에 주석을 적용시켜, 주석의 적용도중 또는 이에 연속하여 구리 회로부품의 표면상에서 적용된 주석이 산화물, 수산화물 또는 이들의 조합물로 전환되는 것에 의해, 구리 회로부품상에 주석의 산화물, 수산화물 또는 이들의 조합물의 층을 형성시키고, 단, 상기 산화물, 수산화물 또는 조합물의 층의 두께는 1.5밀 이하이며; (c) 실란 결합 혼합물을, 단계(b)에서 형성된 산화물, 수산화물 또는 이들의 조합물의 표면에 또는 구리회로부품에 결합되는 절연층에 적용시켜 상기 표면위에 접착성 오르가노실란 코우팅을 형성시키고, 여기서 상기 절연층은 부분적으로 경화된 열경화성 중합체 조성물로 구성되며, 실란 결합 혼합물은 필수적으로
    (Ⅰ) 하기 일반식 :
    (상기식에서, A는 1내지 8개 탄소원자를 갖는 알킬렌이고, B는 히드록시 또는 1 내지 8개 탄소원자를 갖는 알콕시이고 n은 정수 1, 2 또는 3이고, 단 n이 1 또는 2인 경우 각 B는 동일할 필요가 없다.)을 갖는 우레이도 실란; 및
    (Ⅱ) 하기 일반식 :
    (상기식에서, R1, R2, R3, R4, R5및 R6은 서로 독립적으로 1 내지 8개 탄소원자를 갖는 알킬이고 R은 1 내지 8개 탄소원자를 갖는 알킬렌기를 표시한다)을 갖는 디실릴 가교제로 구성되고; (d) 단계 (a), (b) 및 (c)를 반복하고; (e) 접착 결합된 오르가노실란 코우팅이 산화물, 수산화물 또는 조합물의 층과 절연층간에 있도록 단계 (a), (b), (c) 및 (d)에 의해 형성된 물질들을 단일 물품에 결합시키고, 이로써 결합중 부분적으로 경화된 절연층은 경화되며; (f) 단계(e)에서 형성된 결합된 물품을 통해 다수의 호울을 형성시키고; (g) 뜨로우-호울의 맞은편 열린 구멍으로부터 도전로를 형성하는 뜨로우-호울의 벽을 금속화하여 다층 회로판을 형성시키며, 단, 다층 인쇄 회로판이 121℃(250℉)에서 6시간 동안 베이킹된 다음 85℃ 및 85% 상대 습도에서 24시간 동안 선행-조건화된 후 288℃(550℉)에서 10초 동안 열응력에 노출시 이층(delaminate)되지 않아야 한다.
  2. 제1항에 있어서, 주석이 침적법에 의해 적용되는 방법.
  3. 제1항에 있어서, 실란 결합 혼합물내 (Ⅰ) : (Ⅱ)의 중량비가 99 : 1 내지 1 : 99인 방법.
  4. 제1항에 있어서, 실란 결합 혼합물내 (Ⅰ) : (Ⅱ)의 중량비가 90 : 10 내지 70 : 30인 방법.
  5. 제1항에 있어서, A가 이가 에틸렌 또는 프로필렌기이고, B가 메톡시 또는 에톡시기인 방법.
  6. 제1항에 있어서, 우레이도 실란이 감마-우레이도프로필-트리에톡시-실란이고, 디실릴 가교제가 헥사메톡시디실릴에탄인 방법.
  7. 제1항에 있어서, R1, R2, R3, R4, R5및 R6가 메틸 또는 에틸을 표시하고 R이 이가 에틸렌 또는 프로필렌기를 표시하는 방법.
  8. 필수적으로 하기 (Ⅰ) 및 (Ⅱ)로 구성되는, 방습성 다층 회로판을 형성하기 위한 실란 결합 혼합물:
    (상기식에서, A는 1내지 8개 탄소원자를 갖는 알킬렌이고, B는 히드록시 또는 1 내지 8개 탄소원자를 갖는 알콕시이고 n은 정수 1, 2 또는 3이고, 단 n이 1 또는 2인 경우 각 B는 동일할 필요가 없다.)을 갖는 우레이도 실란; 및
    (Ⅱ) 하기 일반식 :
    (상기식에서, R1, R2, R3, R4, R5및 R6은 서로 독립적으로 1 내지 8개 탄소원자를 갖는 알킬이고 R은 1 내지 8개 탄소원자를 갖는 알킬렌기를 표시한다)을 갖는 디실릴 가교제.
  9. (a) 유전층 : (b) 적어도 4마이크론의 두께를 갖는 구리 회로부품; (c) 주석위에 놓인 1-5밀 이하의 두께를 갖는 주석 금속의 산화물, 수산화물 또는 이들의 조합물의 층; (d) 필수적으로
    (Ⅰ) 하기 일반식 :
    (상기식에서, A는 1내지 8개 탄소원자를 갖는 알킬렌이고, B는 히드록시 또는 1 내지 8개 탄소원자를 갖는 알콕시이고 n은 정수 1, 2 또는 3이고, 단 n이 1 또는 2인 경우 각 B는 동일할 필요가 없다.)을 갖는 우레이도 실란; 및
    (Ⅱ) 하기 일반식 :
    (상기식에서, R1, R2, R3, R4, R5및 R6은 서로 독립적으로 1 내지 8개 탄소원자를 갖는 알킬이고 R은 1 내지 8개 탄소원자를 갖는 알킬렌기를 표시한다)을 갖는 디실릴 가교제로 구성되는 실란 결합 혼합물로부터 형성된 오르가노실란 층; (e) 경화된 열경화성 중합체 조성물로 구성되는 절연층; (f) 유전층; (g) 적어도 4마이크론의 두께를 갖는 구리 회로부품; (h) 주석위에 놓인 1-5밀 이하의 두께를 갖는 주석의 산화물, 수산화물 또는 이들의 조합물의 층; (i) 실란 결합 혼합물로부터 형성된 오르가노실란 층; (j) 경화된 열경화성 중합체 조성물로 구성되는 절연층으로 구성되는, 여러개의 절연층을 통해 일련의 도전층에 전기 접속을 만드는 전도성 뜨로우-호울을 포함하는 다층 인쇄 회로판으로, 단, 다층 인쇄 회로판이 121℃(250℉)에서 6시간 동안 베이킹된 다음 85℃ 및 85% 상대 습도에서 24시간 동안 선행조건화된 후 288℃(550℉)에서 10초 동안 땜납 침적의 열응력에 노출시 이층되지 않는 다층 인쇄 회로판.
  10. (a) 유전층 : (b) 적어도 4마이크론의 두께를 갖는 구리 회로부품; (c) 주석위에 놓인 1-5밀 이하의 두께를 갖는 주석 금속의 산화물, 수산화물 또는 이들의 조합물의 층; (d) 필수적으로
    (Ⅰ) 하기 일반식 :
    (상기식에서, A는 1내지 8개 탄소원자를 갖는 알킬렌이고, B는 히드록시 또는 1 내지 8개 탄소원자를 갖는 알콕시이고 n은 정수 1, 2 또는 3이고, 단 n이 1 또는 2인 경우 각 B는 동일할 필요가 없다.)을 갖는 우레이도 실란; 및
    (Ⅱ) 하기 일반식 :
    (상기식에서, R1, R2, R3, R4, R5및 R6은 서로 독립적으로 1 내지 8개 탄소원자를 갖는 알킬이고 R은 1 내지 8개 탄소원자를 갖는 알킬렌기를 표시한다)을 갖는 디실릴 가교제로 구성되는 실란 결합 혼합물로부터 형성된 오르가노실란 층; (e) 경화된 열경화성 중합체 조성물로 구성되는 절연층; (f) 실란 결합 혼합물로부터 형성된 오르가노실란 층; (g) 주석위에 놓인 1-5밀 이하의 두께를 갖는 주석의 산화물, 수산화물 또는 이들의 조합물의 층; (h) 적어도 4마이크론의 두께를 갖는 구리 회로부품; (i) 유전층으구성되는, 여러개의 절연층을 통해 일련의 도전층에 전기 접속을 만드는 전도성 뜨로우-호울을 포함하는 다층 인쇄 회로판으로, 단, 다층 인쇄 회로판이 121℃(250℉)에서 6시간 동안 베이킹된 다음 85℃ 및 85% 상대 습도에서 24시간 동안 선행조건화된 후 177℃(350℉)에서 10초 동안 땜납 침적의 열응력에 노출시 이층되지 않는 다층 인쇄 회로판.
  11. (a) 유전층 : (b) 적어도 4마이크론의 두께를 갖는 구리 회로부품; (c) 주석위에 놓인 1-5밀 이하의 두께를 갖는 주석 금속의 산화물, 수산화물 또는 이들의 조합물의 층; (d) 필수적으로
    (Ⅰ) 하기 일반식 :
    (상기식에서, A는 1내지 8개 탄소원자를 갖는 알킬렌이고, B는 히드록시 또는 1 내지 8개 탄소원자를 갖는 알콕시이고 n은 정수 1, 2 또는 3이고, 단 n이 1 또는 2인 경우 각 B는 동일할 필요가 없다.)을 갖는 우레이도 실란; 및
    (Ⅱ) 하기 일반식 :
    (상기식에서, R1, R2, R3, R4, R5및 R6은 서로 독립적으로 1 내지 8개 탄소원자를 갖는 알킬이고 R은 1 내지 8개 탄소원자를 갖는 알킬렌기를 표시한다)을 갖는 디실릴 가교제로 구성되는 실란 결합 혼합물로부터 형성된 오르가노실란 층; (e) 경화된 열경화성 중합체 조성물로 구성되는 절연층; (f) 적어도 4마이크론의 두께를 갖는 구리 회로부품; (g) 주석위에 놓인 1-5밀 이하의 두께를 갖는 주석의 산화물, 수산화물 또는 이들의 조합물의 층; (h) 실란 결합 혼합물로부터 형성된 오르가노실란 층; (i) 경화된 열경화성 중합체 조성물로 구성되는 절연층으로 구성되는, 여러개의 절연층을 통해 일련의 도전층에 전기 접속을 만드는 전도성 뜨로우-호울을 포함하는 다층 인쇄 회로판으로, 단, 다층 인쇄 회로판이 121℃(250℉)에서 6시간 동안 베이킹된 다음 85℃ 및 85% 상대 습도에서 24시간 동안 선행-조건화된 후 288℃(550℉)에서 10초 동안 땜납 침적의 열응력에 노출시 이층되지 않는 다층 인쇄 회로판.
KR1019900020007A 1989-12-05 1990-12-04 다층 인쇄 회로판 및 그 형성방법 KR0166588B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US446335 1989-12-05
US07/446,335 US5073456A (en) 1989-12-05 1989-12-05 Multilayer printed circuit board formation
US446,335 1989-12-05

Publications (2)

Publication Number Publication Date
KR910014016A KR910014016A (ko) 1991-08-08
KR0166588B1 true KR0166588B1 (ko) 1999-04-15

Family

ID=23772200

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900020007A KR0166588B1 (ko) 1989-12-05 1990-12-04 다층 인쇄 회로판 및 그 형성방법

Country Status (9)

Country Link
US (1) US5073456A (ko)
EP (1) EP0431501B1 (ko)
JP (1) JP3005298B2 (ko)
KR (1) KR0166588B1 (ko)
CA (1) CA2031045A1 (ko)
DE (1) DE69027006T2 (ko)
HK (1) HK152496A (ko)
SG (1) SG48822A1 (ko)
TW (1) TW203676B (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5153986A (en) * 1991-07-17 1992-10-13 International Business Machines Method for fabricating metal core layers for a multi-layer circuit board
US5211831A (en) * 1991-11-27 1993-05-18 Mcgean-Rohco, Inc. Process for extending the life of a displacement plating bath
US5217751A (en) * 1991-11-27 1993-06-08 Mcgean-Rohco, Inc. Stabilized spray displacement plating process
US5385787A (en) * 1993-02-03 1995-01-31 Amp-Akzo Corporation Organosilane adhesion promotion in manufacture of additive printed wiring board
US5393353A (en) * 1993-09-16 1995-02-28 Mcgean-Rohco, Inc. Chromium-free black zinc-nickel alloy surfaces
US5393354A (en) * 1993-10-07 1995-02-28 Mcgean-Rohco, Inc. Iridescent chromium coatings and method
IL111497A (en) 1993-12-08 2001-01-28 Rohco Inc Mcgean Seelan preparations are useful as adhesives
US5928790A (en) * 1996-04-23 1999-07-27 Mcgean-Rohco, Inc. Multilayer circuit boards and processes of making the same
US5750197A (en) 1997-01-09 1998-05-12 The University Of Cincinnati Method of preventing corrosion of metals using silanes
US6141870A (en) 1997-08-04 2000-11-07 Peter K. Trzyna Method for making electrical device
US6284309B1 (en) 1997-12-19 2001-09-04 Atotech Deutschland Gmbh Method of producing copper surfaces for improved bonding, compositions used therein and articles made therefrom
US6416869B1 (en) * 1999-07-19 2002-07-09 University Of Cincinnati Silane coatings for bonding rubber to metals
US6106901A (en) 1999-02-05 2000-08-22 Brent International Plc Method of treating metals using ureido silanes and multi-silyl-functional silanes in admixture
US6645549B1 (en) 1999-04-22 2003-11-11 Parlex Corporation Process for providing bond enhancement and an etch resist in the fabrication of printed circuit boards
US6827981B2 (en) 1999-07-19 2004-12-07 The University Of Cincinnati Silane coatings for metal
US6696538B2 (en) * 1999-07-27 2004-02-24 Lg Chemical Ltd. Semiconductor interlayer dielectric material and a semiconductor device using the same
US7351353B1 (en) * 2000-01-07 2008-04-01 Electrochemicals, Inc. Method for roughening copper surfaces for bonding to substrates
SE523150C2 (sv) * 2000-01-14 2004-03-30 Ericsson Telefon Ab L M Kretsmönsterkort och metod för tillverkning av kretsmönsterkort med tunt kopparskikt
US20040038048A1 (en) * 2000-02-02 2004-02-26 Lg Chemical Ltd. Semiconductor interlayer dielectric material and a semiconductor device using the same
US6506314B1 (en) 2000-07-27 2003-01-14 Atotech Deutschland Gmbh Adhesion of polymeric materials to metal surfaces
US6651324B1 (en) 2000-11-06 2003-11-25 Viasystems Group, Inc. Process for manufacture of printed circuit boards with thick copper power circuitry and thin copper signal circuitry on the same layer
AU2002332593A1 (en) * 2001-08-22 2003-03-10 World Properties Inc. Silanated copper foils, method of making, and use thereof
US6716281B2 (en) * 2002-05-10 2004-04-06 Electrochemicals, Inc. Composition and method for preparing chemically-resistant roughened copper surfaces for bonding to substrates
US7470990B2 (en) * 2004-03-31 2008-12-30 Endicott Interconnect Technologies, Inc. Low moisture absorptive circuitized substrate with reduced thermal expansion, method of making same, electrical assembly utilizing same, and information handling system utilizing same
JP2006316300A (ja) * 2005-05-11 2006-11-24 Hitachi Chem Co Ltd 銅の表面処理方法及び銅表面
JP5024930B2 (ja) * 2006-10-31 2012-09-12 三井金属鉱業株式会社 表面処理銅箔、極薄プライマ樹脂層付表面処理銅箔及びその表面処理銅箔の製造方法並びに極薄プライマ樹脂層付表面処理銅箔の製造方法
EP1978024A1 (en) * 2007-04-04 2008-10-08 Atotech Deutschland Gmbh Silane compositions comprising novel crosslinking agents
US10023776B2 (en) * 2007-12-21 2018-07-17 Saint-Gobain Performance Plastics Corporation Preparation of a self-bonding thermoplastic elastomer using an in situ adhesion promoter
EP2240005A1 (en) 2009-04-09 2010-10-13 ATOTECH Deutschland GmbH A method of manufacturing a circuit carrier layer and a use of said method for manufacturing a circuit carrier
EP2244542B1 (en) * 2009-04-24 2013-03-27 Atotech Deutschland GmbH Multilayer printed circuit board manufacture
TWI489920B (zh) * 2010-08-27 2015-06-21 Atotech Deutschland Gmbh 多層印刷電路板之製造
EP2603064A1 (en) 2011-12-08 2013-06-12 Atotech Deutschland GmbH Multilayer printed circuit board manufacture
CN112585004B (zh) * 2018-07-17 2023-11-03 株式会社力森诺科 铜箔的处理方法、铜箔、层叠体、覆铜层叠板、印刷线路板及高速通信对应模块
CN112996260B (zh) * 2021-05-17 2021-07-27 智恩电子(大亚湾)有限公司 一种基于5g通讯的印制线路板制作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3348990A (en) * 1963-12-23 1967-10-24 Sperry Rand Corp Process for electrically interconnecting elements on different layers of a multilayer printed circuit assembly
US3644166A (en) * 1968-03-28 1972-02-22 Westinghouse Electric Corp Oxide-free multilayer copper clad laminate
US3984598A (en) * 1974-02-08 1976-10-05 Universal Oil Products Company Metal-clad laminates
JPS5883066A (ja) * 1981-11-12 1983-05-18 Daikin Ind Ltd 非粘着導電性フツ素ゴム塗料
US4499152A (en) * 1982-08-09 1985-02-12 General Electric Company Metal-clad laminate construction
US4689085A (en) * 1986-06-30 1987-08-25 Dow Corning Corporation Coupling agent compositions
EP0310010B1 (en) * 1987-10-01 1994-01-12 Mcgean-Rohco, Inc. Multilayer printed circuit board formation

Also Published As

Publication number Publication date
EP0431501A2 (en) 1991-06-12
EP0431501A3 (en) 1992-04-15
EP0431501B1 (en) 1996-05-15
DE69027006T2 (de) 1996-12-19
HK152496A (en) 1996-08-16
CA2031045A1 (en) 1991-06-06
KR910014016A (ko) 1991-08-08
SG48822A1 (en) 1998-05-18
JPH04363095A (ja) 1992-12-15
JP3005298B2 (ja) 2000-01-31
US5073456A (en) 1991-12-17
TW203676B (ko) 1993-04-11
DE69027006D1 (de) 1996-06-20

Similar Documents

Publication Publication Date Title
KR0166588B1 (ko) 다층 인쇄 회로판 및 그 형성방법
US5928790A (en) Multilayer circuit boards and processes of making the same
EP2244542B1 (en) Multilayer printed circuit board manufacture
KR0126135B1 (ko) 다층 인쇄 회로판의 제조 방법
KR19990013818A (ko) 동 및 동합금의 표면처리 방법
KR20040094375A (ko) 동 표면의 대수지 접착층
US5358825A (en) Manufacture of printed circuit conductors by a partially additive process
TWI489920B (zh) 多層印刷電路板之製造
JPH0637452A (ja) 多層プリント配線板の製造方法
JP3176713B2 (ja) 多層プリント配線板用基板
JP2000068645A (ja) ビルドアップ型多層プリント配線板の製造方法
JPH0528517B2 (ko)
JPH06350249A (ja) プリント回路基板の製造方法
JPH04338692A (ja) 金属ベース回路基板の製造方法
JPS61241329A (ja) 銅と樹脂との接着方法
JPH0637447A (ja) 多層プリント配線板の製造方法
JPH05235548A (ja) 多層プリント配線板の製造方法
JPH05191045A (ja) 多層プリント配線板の製造方法
JPH07226586A (ja) 多層プリント配線板及びそれに用いる内層板
JPH07226585A (ja) 多層プリント配線板及びそれに用いる内層板
JPH06120675A (ja) 多層プリント配線板の製造方法
KR20030080546A (ko) 다층 인쇄회로기판의 제조방법
JPH09266378A (ja) プリント配線板用積層板の製造方法
JPH0746753B2 (ja) 銅張積層板の黒化処理方法
JPH07235766A (ja) 内層用配線板の銅回路の処理方法

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100924

Year of fee payment: 13

EXPY Expiration of term