KR0129198B1 - 반도체 패키지 - Google Patents
반도체 패키지Info
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Abstract
본 발명은 반도체 패키지에 관한 것으로, 특히 외부 돌풀 리드를 없애 실장 면적을 최소화하고, 여러개의 칩을 하나의 패키지에 내장시켜 멀티칩 화 하는 데 목적이 있는 본 발명은 반도체 칩(11)(11'), 상기 칩(11)의 외부로의 전기적 접속 경로를 이루는 리이드(12), 상기 칩(11)과 리이드(12)를 전기적으로 연결시키는 금속 와이어(13)와 상기 칩(11), 리이드(12) 및 금속 와이어(13)를 봉하여 막는 봉지체(14)를 포함하며, 상기 봉지체(14)의 양측에 상,하를 관통하도록 형성된 다수개의 통공(15) 및 상기 통공(15)에 위치하도록 상기 리이드(12)에 연장 형성된 홀형 아웃 리드(12a) 각부를 포함한 구조로 되어 있으며, 이와 같은 본 발명에 의한 반도체 패키지는 봉지체(14)의 양측에 형성된 통공(15)에 도체봉(16)을 끼워 기판(17)에 표면 실장하도록 되어 있다. 따라서, 외부 돌출 리드가 없으므로 기판 면적을 최소화할 수 있고, 멀티 칩 패키지의 구성이 용이하며, 제조 공정의 간소화를 이룰 수 있는 효과가 있다.
Description
제 1 도는 종래 일반적으로 알려지고 있는 반도체 패키지의 구조를 보인 종단면도.
제 2 도는 본 발명에 의한 반도체 패키지의 구조를 보인 내부 투시도.
제 3 도는 본 발명에 의한 반도체 패키지를 실장하기 위한 기판 구성도.
제 4 도 및 제 5 도는 제 3 도의 A부 상세도로서, 제 4 도는 횡단면도이고, 제 5 도는 종단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 칩 12 : 리이드
12a : 홀형 아웃 리드 13 : 금속 와이어
14 : 봉지체 15 : 통공
16 : 도체봉 17 : 기판
18 : 절연막
본 발명은 반도체 패키지에 관한 것으로, 특히 외부 돌출 리드를 없애 실장 면적을 최소화하고, 여러개의 칩을 하나의 패키지에 내장시켜 구성하는 반도체 패키지에 관한 것이다.
종래 일반적으로 알려지고 있는 반도체 패키지는 대부분이 실장을 위한 리드가 패키지 몸체의 외측으로 돌출된 형태를 취하고 있으며, 하나의 패키지에 하나의 칩만이 내장된 구조를 취하고 있다.
상기한 바와 같은 일반적인 반도체 패키지의 전형적인 일 일시 형태가 제 1 도에 도시되어 있는 바, 이를 간단히 살펴보면 다음과 같다.
도면에서 1은 반도체 칩, 2는 상기 반도체 칩(1)을 지지함과 아울러 상기 칩(1)의 외부로의 전기적 접속 경로를 이루는 리드 프레임, 3은 상기 리드 프레임(2)의 인너 리드(2a)와 반도체(1)을 전기적으로 접속, 연결시키는 금속 와이어, 4는 상기 칩(1), 리드 프레임(2)의 인너 리드(2a) 및 금속 와이어(3)를 봉하여 막는 봉지체를 각각 보인 것이다.
도시한 바와 같이, 상기 반도체 칩(1)은 리드 프레임(2)의 패들(2c) 위에 접착제의 개재하에 부착, 고정되어 있고, 상기 반도체 칩(1)과 리드 프레임(2)의 인너 리드(2a)는 금속 와이어(3)에 의해 전기적으로 접속, 연결되어 있으며, 이와 같이된 반도체 칩(1), 리드 프레임(2)의 인너 리드(2a) 및 금속 와이어(3)를 포함하는 일정 면적이 봉지체(4)에 의해 밀봉되어 대략 장방형의 몸체를 형성하고 있다.
그리고, 상기 몸체를 이루는 봉지체(4)의 양측에는 기판에 접속되는 리드 프레임(2)의 아웃 리드(2b)가 일정 간격을 유지하여 돌출, 형성된 구조로 되어 있다.
이와 같이 된 일반적인 플라스틱 반도체 패키지는 반도체 칩(1)을 리드 프레임(2)의 패들(2c) 위에 부착, 고정하는 다이 본딩 공정과, 상기 반도체 칩(1)과 리드 프레임(2)의 인너 리드(2a)를 전기적으로 연결하는 와이어 본딩 공정과, 와이어 본딩된 반도체 칩(1), 인너 리드(2a) 및 금속 와이어(3)를 봉하여 막는 봉지체(4)를 형성하는 몰딩 공정과, 상기 리드 프레임(2)의 각 리드를 지지하고 있는 댐바(미도시)등을 절단하여 각각의 독립된 패키지로 분리함과 아울러 봉지체(4)의 양측으로 돌출된 아웃 리드(2b)를 소정 형태로 절곡 형성하는 트림/포밍 공정의 순서로 진행하여 제조된다.
이와 같이 제조된 반도체 패키지는 그의 아웃 리드(2b)를 기판의 패턴에 일치시켜 리플로워 솔더링하는 것에 의하여 실장되어 전기적인 신호를 입ㆍ출력하는 작용을 하게 된다.
그러나, 상기한 바와 같은 일반적인 반도체 패키지는 봉지체(4)의 양외측으로 아웃 리드(2b)가 돌출됨으로써 실장 면적이 커지는 문제가 있었고, 또 멀티 칩 패키지로 조립시 리드와 리드 사이의 간격이 좁아 멀티칩화 하는 데 기술적 한계가 따르는 문제가 있었다.
이를 감안하여 창안한 본 발명의 목적은, 외부 돌출 리드를 없애 실장 면적을 최소하도록 한 반도체 패키지를 제공함에 있다.
본 발명의 다른 목적은, 여러개의 칩을 하나의 패키지에 내장시켜 멀티 칩 패키지를 구성하는데 적합한 반도체 패키지를 제공하는 데 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여, 반도체 칩, 상기 칩의 외부로의 전기적 접속 경로를 이루는 리이드, 상기 칩과 리이드를 전기적으로 연결시키는 금속 와이어와 상기 칩, 리이드 및 금속 와이어를 봉하여 막는 봉지체를 포함하며, 상기 봉지체의 양측에 상,하를 관통하도록 형성된 다수개의 통공 및 상기 통공에 위치하도록 상기 리이드에 연장 형성된 홀형 아웃 리드 각부를 포함하는 것을 특징으로 하는 반도체 패키지가 제공된다.
이하, 상기한 바와 같은 본 발명에 의한 반도체 패키지를 첨부 도면에 의거하여 보다 상세히 설명한다.
첨부한 제 2 도는 본 발명 반도체 패키지의 구조를 보인 내부 투시 사시도이고, 제 3 도는 본 발명 반도체 패키지의 실장을 위한 기판의 사시도이며, 제 4 도 및 제 5 도는 제 3 도의 A부 횡단면도 및 종단면도로서, 도시한 바와 같이, 본 발명에 의한 반도체 패키지는 반도체 칩(11), 상기 칩(11)의 외부로의 전기적 접속 경로를 이루는 리이드(12), 상기 칩(11)과 리이드(12)를 전기적으로 연결시키는 금속 와이어(13)와, 상기 칩(11), 리이드(12) 및 금속 와이어(13)를 봉하여 막는 봉지체(14)를 포함하며, 상기 봉지체(14)의 양측에 상,하를 관통하도록 형성된 다수개의 통공(15) 및 상기 통공(15)에 위치하도록 상기 리이드(12)에 연장 형성된 홀형 아웃 리드(12a) 각부를 포함하여 상기 통공(15)에 도체봉(16)을 끼워 기판(17)에 실장하도록 구성되어 있다.
즉, 외부로의 돌출 리드 없이 기판(17)에 표면 실장할 수 있으므로, 기판 면적을 최소화 할 수 있는 것이다.
또한 본 발명은 적어도 2개 이상의 칩(11)(11')을 절연막(18)의 개재하에 병렬로 연결하여 봉지체(14)의 통공(15)에 공통의 리이드(12)로 연결함으로써 손쉽게 멀티 칩 패키지를 구성할 수 있는 것이다.
이하, 상기한 바와 같은 본 발명에 의한 반도체 패키지의 제조 방법 및 그 실장 상태와 이에 따르는 작용 효과를 살펴본다.
적어도 2개 이상의 반도체 칩(11)(11')을 절연막(18)을 개재하여 적층한 후, 그 주위에 홀형 아웃 리드(12a)를 갖는 다수개의 리이드(12)를 비열하여 칩(11)(11')과 리이드(12)의 인너 리드(2b)를 금속 와이어(13)로 연결하고, 상기 칩(11)(11'), 리이드(12) 및 금속 와이어(13)를 포함하는 일정 면적을 플라스틱 수지로 몰딩하여 봉지체(14)를 형성하되, 그 양측에 리이드(12)의 홀형 아웃 리드(12a)가 위치하는 통공(15)이 형성되도록 몰딩하는 순으로 제조하게 된다.
이와 같이 제조된 반도체 패키지는 그의 통공(15)을 특수하게 제작된 기판(17)의 도체봉(16)에 삽입함으로써 실장하게 된다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 패키지는 돌출리드가 없고 기판에 표면 실장하게 되므로 실장 면적을 최소화할 수 있다는 효과가 있고, 또 멀티형으로 칩을 구성함으로써 적용 셋트의 크기를 소형화할 수 있다는 효과가 있으며, 또한 돌출 리드가 없으므로 종래와 같은 트림/포밍 공정, 솔더 공정 및 리플로워 공정 등을 생략할 수 있는 패키지 조립 기술의 대변혁을 가할 수 있다는 효과도 있다.
Claims (4)
- 반도체 칩, 상기 칩의 외부로의 전기적 접속 경로를 일는 리이드, 상기 칩과 리이드를 전기적으로 연결시키는 금속 와이어와 상기 칩, 리이드 및 금속 와이어를 봉하여 막는 봉지체를 포함하며, 상기 봉지체의 양측에 상,하를 관통하도록 형성된 다수개의 통공 및 상기 통공에 위치하도록 상기 리이드에 연장 형성된 홀형 아웃 리드 각부를 포함하는 것을 특징으로 하는 반도체 패키지.
- 제 1 항에 있어서, 적어도 2개 이상의 반도체 칩을 병렬로 연결하여 멀티칩으로 구성한 것을 특징으로 하는 반도체 패키지.
- 제 2 항에 있어서, 적충되는 반도체 칩의 사이에는 쇼트 방지를 위한 절연막이 개재됨을 특징으로 하는 반도체 패키지.
- 제 1 항 또는 제 2 항에 있어서, 칩을 에워싸는 봉지체의 통공에 도체봉을 끼워 기판에 표면 실장함을 특징으로 하는 반도체 패키지.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940015932A KR0129198B1 (ko) | 1994-07-04 | 1994-07-04 | 반도체 패키지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940015932A KR0129198B1 (ko) | 1994-07-04 | 1994-07-04 | 반도체 패키지 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960005969A KR960005969A (ko) | 1996-02-23 |
| KR0129198B1 true KR0129198B1 (ko) | 1998-04-06 |
Family
ID=19387221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940015932A KR0129198B1 (ko) | 1994-07-04 | 1994-07-04 | 반도체 패키지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0129198B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102530522B1 (ko) * | 2018-12-14 | 2023-05-10 | 주식회사 엘지화학 | 탄소섬유용 안정화 섬유의 제조방법 및 이를 이용한 탄소섬유의 제조방법 |
-
1994
- 1994-07-04 KR KR1019940015932A patent/KR0129198B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960005969A (ko) | 1996-02-23 |
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