KR0126600B1 - 고속 디지탈 영상 패턴 매칭 회로 - Google Patents
고속 디지탈 영상 패턴 매칭 회로Info
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Abstract
본 발명은 아날로그 영상 신호를 디지탈 신호로 변환하여 원하는 형상(pattern)과의 일치 여부와 위치등을 판별할 수 있도록 하는 고속 디지탈 영상 패턴 매칭 회로에 관한 것으로, 종래 회로에 있어서 디지탈 영상 신호를 저장하는 제1메모리부의 크기가 입력되는 신호에 비해 작고 저속으로 동작하며, 기준 모델과 현재 입력되는 영상과의 패턴 매칭을 검색하는 마이크로 프로세서의 성능이 좋지 않아 패턴 검색이 효과적으로 이루어지지 않는 문제점이 발생하여, 본 발명에서는 한 화면(frame)의 영상 신호에서 원하는 영상(pattern)의 매칭 여부를 찾기 위하여, 검색을 원하는 기준 형상을 두개의 임계치에 의해 디지탈 모델링하고, 디지탈 모델링한 입력 영상 신호를 기준 형상의 크기로 블록화하여 기준 형상과 비교한 결과와 임계치를 다시 비교하여 매칭 여부를 최종 판별하는 회로를 제공함으로써 처리속도가 높아지고, 가격이 다운되어 컴퓨터 비젼 및 이미지 프로세싱에 응용 가능하게 된다.
Description
제1도는 종래 디지탈 영상 패턴 매칭을 위한 회로 구성도,
제2도는 본 발명 고속 디지탈 영상 패턴 매칭 회로 구성도,
제3도는 제2도에서 블록화기의 구조도,
제4도는 제3도에서 MH번째 쉬프트 레지스터의 구성도,
제5도는 제3도에서 MH번째 쉬프트 레지스터를 제외한 그 외의 쉬프트 레지스터의 구성도이다.
*도면의 주요부분에 대한 부호의 설명*
1 : 신호 분리기 2 : 아날로그 디지탈 변환기
3 : 동기 회로4 : 제1메로리부
5 : 카운터6 : 마이크로 프로세서
7 : 제2메모리부10 : 제1비교부
11 : 제1임계치 래치부12 : 제2임계치 래치부
20 : 제1블록화기30 : 제2블록화기
40 : 비트 비교기41 : 제1기준 모델 래치부
42 : 제2기준 모델 래치부50 : 논리 1 계수기
60 : 제2비교기70 : 제1카운터
80 : 메모리부90 : 제2카운터
본 발명은 아날로그 영상 신호를 디지탈 신호로 변환하여 원하는 형상(pattern)과의 일치 여부와 위치등을 판별할 수 있도록 하는 고속 디지탈 영상 패턴 매칭 회로에 관한 것으로, 컴퓨터 비젼(측정, 검사, 인식, 가이딩(guiding) 등) 및 이미지 프로세싱(영상의 압축/복원 등)에 적용 가능하다.
즉, 본 발명은 영상 패턴 인식에 의한 매칭 여부를 판별하는 회로에 관한 것으로, 모델링에 의해 영상을 단순화함으로써 메모리 사이즈를 줄이고, 처리속도를 높여 패턴 인식/검자, 영상 압축/복원 등에 이용 가능하다.
종래 디지탈 영상 패턴 매칭 회로는 제1도와 같이 구성된다.
한 화면(frame)의 아날로그 영상 신호를 아날로그 휘도 영상 신호(AI)와 수직 동기신호(V-SYNC)와 수평 동기신호(H-SYNC)로 분리하는 신호 분리기(1)와, 상기 신호 분리기(1)의 아날로그 휘도 영상 신호(AI)를 입력하여 N비트의 디지탈 영상 신호(DI[N])로 변환시키는 아날로그 디지탈 변환기(2)와, 상기 신호 분리기(1)의 수직/수평 동기 신호(V-SYNC, H-SYNC)를 입력하여 주변 회로를 동기시키면서 화면 크기 신호(LW)를 입력하는 동기 회로부(3)와, 상기 아날로그 디지탈 변환기(2)의 디지탈 영상 신호(DI[N])를 저장하는 제1메모리부(4)와, 상기 제1메모리부(4)의 출력 신호를 상기 동기 회로부(3)의 동기에 따라 카운트하는 카운터(5)와, 상기 제1메모리부(4)의 출력 내용과 기준 모델과의 패턴 매칭을 소프트웨어적으로 검색하는 마이크로 프로세서(6), 및 상기 마이크로 프로세서(6)에서 상기 제1메모리부(4)의 출력 신호와 비교 대상이 되는 기준 모델을 저장하고 있는 제2메모리부(7)로 구성된다.
상기와 같은 구성의 종래 회로 동작은 다음과 같다.
신호 분리기(1)에 입력된 한 화면의 아날로그 영상 신호는 아날로그 휘도 영상 신호(AI)와 수직 동기신호(V-SYNC)와 수평 동기신호(H-SYNC)로 분리된다. 상기에서 분리된 신호 중 아날로그 휘도 영상 신호(AI)는 아날로그 디지탈 변환기(2)로 입력되어 N비트의 디지탈 영상 신호(DI[N])로 변환되고, 수직/수평 동기신호(V-SYNC)는 화면 크기 신호(LW)와 같이 동기 회로(3)로 입력되어 아날로그 디지탈 변환기(2)와, 제1메모리부(4)와, 카운터(5) 등 주변 회로를 동기시킨다. 상기 아날로그 디지탈 변환기(4)에 의해 변환된 디지탈 영상 신호(DI[N])는 N비트로써, 이는 아날로그 디지탈 변환기(2)로 입력되는양자화 상수(N)에 의해 결정된다.
한편, 상기 아날로그 디지탈 변환기(2)의 디지탈 영상 신호(DI[N])는 제1메모리부(4)에 입력되어 저장된다. 마이크로 프로세서(6)에서는 상기 제1메모리부(4)에 저장되어 있는 내용과 이에 기준이 되는 모뎀을 저장하고 있는 제2메모리부(7)의 내용에 대해 패턴 매칭을 소프트웨어적으로 검색한다. 도면상 대괄호([ ]) 내부에 나타나 있는 J, L, N은 신호의 비트수를 나타낸다.
이상과 같은 종래 회로에 있어서, 단점은 상기 디지탈 영상 신호(DI[N])를 저장하는 제1메모리부(4)의 크기가 입력되는 신호에 비래 작고 저속으로 동작하며, 기준 모델과 현재 입력되는 영상과의 패턴 매칭을 검색하는 마이크로 프로세서(6)의 성능이 좋지 않아 패턴 검색이 효과적으로 이루어지지 않았다. 또한 마이크로 프로세서(6)를 동작시키기 위한 코드(machine-code)가 제2메모리부(7)에 저장되어 있지 않다.
본 발명은 이러한 점을 해결하고자 하는 것으로, 한 화면(frame)의 영상 신호에서 원하는 영상(pattern)의 매칭 여부를 찾기 위하여, 검색을 원하는 기준 형상을 두개의 임계치에 의해 디지탈 모델링하고, 디지탈 모델링한 입력 영상 신호를 기준 형상의 크기로 블록화 하여 기준 형상과 비교한 결과와 임계치를 다시 비교하여 매칭 여부를 최종 판별하는 회로를 제공함을 특징으로 한다.
즉, 한 화면(frame)의 영상 신호에서 원하는 형상(pattern)의 존재 여부, 왜곡 및 위치 등을 고속으로 찾기 위하여 원하는 형상의 전부 또는 일부를 모델링(modeling) 하여, 그 모델과의 일치 여부를 비교한다.
이를 위한 본 발명의 구성은, 아날로그 영상 신호를 입력하여 아날로그 휘도 영상 신호와 수평 동기신호와 수직 동기신호로 분리해 내는 신호 분리 수단과, 상기 신호 분리 수단에서 분리된 아날로그 휘도 영상 신호를 입력하여 N비트의 디지탈 영상 신호로 변환시키는 아날로그 디지탈 변환 수단과, 상기 신호 분리 수단에서 분리된 수평 동기신호와 수직 동기신호를 입력하여 주변 회로를 동기시키면서 화면 크기 신호의 상수와 상기 수평 동기신호의 주파수의 곱으로 샘플링 클럭 신호를 생성하여 상기 아날로그 디지탈 변환수단으로 입력되도록 하는 동기 수단과, 상기 아날로그 디지탈 변환 수단에 의해 변환된 디지탈 영상 신호의 모델링을 위해 비교 대상이 되는 임계치를 각각 저장하고 있는 두개의 임계치 래치 수단과, 상기 아날로그 디지탈 변환 수단에 의해 변환된 디지탈 영상 신호를 상기 임계치 래치 수단에 저장된 각각의 임계치에 상기 샘플링 클럭의 한 주기 동안 비교하는 제1비교 수단과, 상기 두개의 임계치 래치 수단에 저장된 임계치 각각에 대한 상기 제1비교 수단에서 출력된 비교 신호인 입력 영상 신호의 모델링 정보를 각각 입력하여 기준 모델의 크기로 블록화 시켜 상기 동기 수단에 의해 신호를 출력하는 두개의 블록화 수단과, 상기 블록화 수단에서 블록화된 입력 영상 모델링 신호의 비트에 비트 베타 논리 대상이 되는 기준 모델을 각각 저장하고 있는 두개의 기준 모델 래치 수단과, 상기 블록화 수단에서 블록화된 블록화된 입력 영상 모델링 신호의 비트와 상기 기준 모델 래치 수단에 저장되어 있는 기준 모델의 비트를 비트 베타적 논리합으로 비교하는 비트 비교 수단과, 상기 비트 비교 수단에서 출력된 비교 신호에서 논리 1의 비트 개수를 세어 출력하는 논리 1 계수 수단과, 데이터 버스에 의해 미리 저장된 매칭 임계치와 상기 논리 1 계수 수단의 출력 신호를 비교하여 매칭 임계치가 더 크면 패턴 매칭이 발생한 위치가 기록되도록 기록 신호를 출력하는 제2비교 수단과, 상기 제2비교 수단의 기록 신호를 입력하여 패턴 매칭이 발생한 위치를 기록하면서 검색이 끝나면, 매칭 패턴이 발생한 곳의 블록 번호에 관한 정보가 외부 읽기 신호의 입력에 따라 데이터 버스를 통해 읽혀지도록 하는 메모리 수단과, 상기 메모리 수단에서 패턴이 매칭될 때마다 메모리 저장 위치를 결정해 주는 제1카운트 수단 및, 상기 메모리 수단에 기록되는 패턴 매칭이 발생된 위치에 대한 신호를 상기 동기 수단에 의한 샘플링 클럭 주기에 따라 출력하는 제2카운트 수단을 포함하여 구성된다.
상기 제1비교 수단은 디지탈 영상 신호가 두개의 임계치 래치 수단의 임계치 보다 큰 경우 논리 1 값을 출력하여 디지탈 영상 신호를 모델링한다.
상기 두개의 블록화 수단은 각각 수개의 쉬프트 래지스터의 병렬연결로 이루어져, 상기 각각의 임계치 래치 수단의 임계치에 의해 비교된 입력 영상 모델링 신호를 입력되는 순서대로 기준 모델의 크기와 같은 블록으로 재구성한다.
상기 쉬프트 래지스터 중 비트 입력 신호와 쉬프트 기준 클럭 신호를 직접 입력하는 쉬프트 레지스터는 각각의 쉬프트 레지스터에서 출력되는 신호의 개수와 같은 개수로 디-플립플롭을 병렬 연결하여 구성하고, 비트 입력 신호와 쉬프트 기준 클럭 신호를 직접 입력하는 상기 쉬프트 레지스터의 출력 신호인 비트 입력 신호와 기준 클럭 신호를 입력하는 그외의 쉬프트 레지스터는 수개의 디-플립플롭을 직렬 연결하고, 이에 따른 출력 신호를 입력하여 각각의 쉬프트 레지스터에서 출력되는 신호의 개수와 같은 개수로 디-플립플롭을 병렬로 연결하여 구성한다.
이하, 본 발명의 일실시예를 첨부 도면을 참조로 하여 설명하면 다음과 같다.
제2도는 본 발명 고속 디지탈 영상 패턴 매칭 회로의 구성도이다.
아날로그 영상 신호를 입력하여 아날로그 휘도 영상 신호(AI)와 수평 동기신호(H-SYNC)와 수직 동기 신호(V-SYNC)로 분리해 내는 신호 분리기(1)와, 상기 신호 분리기(1)에서 분리된 아날로그 휘도 영상 신호(AI)를 입력하여 N비트의 디지탈 영상 신호(DI[N])로 변환시키는 아날로그 디지탈 변환기(2)와, 상기 신호 분리기(1)에서 분리된 수평 동기신호(H-SYNC)와 수직 동기신호(V-SYNC)를 입력하여 주변 회로를 동기시키면서 화면 크기 신호(LW)의 상수와 상기 수평 동기신호(H-SYNC)의 주파수의 곱(H-SYNC*LW)으로 샘플링 클럭 신호(SC)를 생성하여 상기 아날로그 디지탈 변환기(2)로 입력되도록 하는 동기 회로(3)와, 상기 아날로그 디지탈 변환기(2)에 의해 변환된 디지탈 영상 신호(DI[N])의 모델링을 위해 비교 대상이 되는 임계치(TH1[N],TH2[N])를 각가 저장하고 제1 및 제2임계치 래치부(11)(12)와, 상기 아날로그 디지탈 변환기(2)에 의해 변환된 디지탈 영상 신호(DI[N])를 상기 제1 및 제2임계치 래치부(11)(12)에 저장된 각각의 임계치(TH1[N],TH2[N])에 상기 샘플링 클럭(SC)의 한 주기 동안 비교하는 제1비교기(10)와, 상기 제1 및 2임계치 래치부(11)(12)에 저장된 임계치(TH1[N],TH2[N]) 각각에 대한 상기 제1비교기(10)에서 출력된 비교 신호(DI[N])인 입력 영상 신호의 모델링 정보를 각가 입력하여 기준 모델의 크기로 블록화 시켜 상기 동기 회로(3)에 의해 신호를 출력하는 제1 및 2블록화기(20)(30)와, 상기 제1 및 2블록화기(20)(30)에서 블록화된 입력 영상 모델링 신호(MB1[M])(MB2[M])의 비트에 비트 베타 논리 대상이 되는 기준 모델(MS1[M])(MS2[M])을 각각 저장하고 있는 제1 및 2기준 모델 래치부(41)(42)와, 상기 제1 및 2블록화기(20)(30)에서 블록화된 입력 영상 모델링 신호(MB1[M])(MB2[M])의 비트와 상기 제1 및 2기준 모델 래치부(41)(42)에 저장되어 있는 기준 모델(MS1[M])(MS2[M])의 비트를 비트 베타적 논리합으로 비교하는 비트 비교기(40)와, 상기 비트 비교기(40)에서 출력된 비교 신호(DF2[M])에서 논리 1의 비트 개수를 세어 계수 신호(CO[K])를 출력하는 논리 1 계수기(50)와, 데이터 버스(DATA[L])에 의해 미리 저장된 매칭 임계치와 상기 논리 1 계수(50)의 출력 신호(CO[K])를 비교하여 매칭 임계치가 더 크면 패턴 매칭이 발생한 위치가 기록되도록 기록 신호를 출력하는 제2비교기(60)와, 상기 제2비교기(60)의 기록 신호를 입력하여 패턴 매칭이 발생한 위치를 기록하면서 검색이 끝나면, 매칭 패턴이 발생한 곳의 블록 번호에 관한 정보가 외부읽기 신호의 입력에 따라 데이터 버스(DATD[L])를 통해 읽혀지도록 하는 메모리부(80)와, 상기 메모리부(80)에서 패턴이 매칭될 때마다 메모리 저장 위치를 결정해 주는 제1카운터(70)와, 상기 메모리부(80)에 기록되는 패턴 매칭이 발생된 위치에 대한 신호(C10)를 상기 동기 회로(3)에 의한 샘플링 클럭(SC) 주기에 따라 출력하는 제2카운터(90)를 포함하여 구성된다.
상기 구성에서 상기 제1비교기(10)는 디지탈 영상 신호(DI[N])가 제1 및 2임계치 래치부(11)(12)의 임계치(TH1[N])(TH2[N]) 보다 큰 경우 논리 1 값을 출력하여 디지탈 영상 신호(DI[N])를 모델링 한다.
상기 제1 및 2블록화기(20)(30)는 제3도와 같이 각각 구성된다.
즉, 수개(MH)의 쉬프트 레지스터의 병렬 연결로 이루어져, 상기 제1 및 2임계치 래치부(11)(12)의 임계치(TH1[N])(TH2[N])에 의해 비교된 입력 영상 모델링 신호(DF1[N])를 입력되는 순서대로 기준 모델의 크기와 같은 블록으로 재구성한다.
제3도의 제1 및 2블록화기(20)(30)를 구성하는 쉬프트 레지스터의 구성은 제4도와 제5도와 같다.
제4도는 제1 및 2블록화기(20)(30)를 구성하는 쉬프트 레지스터 중 비트 입력 신호와 쉬프트 기준 클럭 신호를 직접 입력하는 MH번째 쉬프트 레지스터의 구성을 나타낸 것으로, 각각의 쉬프트 레지스터에서 출력되는 신호의 개수(MW)와 같은 개수(MW)로 디-플립플롭(D-FF)을 병렬 연결하여 구성한다.
제5도는 상기 제4도의 MH번째 쉬프트 레지스터의 출력 신호인 비트 입력 신호와 기준 클럭 신호를 입력하는 그 외의 쉬프트 레지스터는 수개의 디-플립플롭(D-FF)을 직렬 연결하고, 이에 따른 출력 신호를 입력하여 각각의 쉬프트 레지스터에서 출력되는 신호의 개수(MW)와 같은 개수(MW)로 디-플립플롭(D-FF)을 병렬로 연결하여 구성한다.
상기 구성에서 각각의 신호와 같이 표현되는 [ ]내의 문자(N, M, K, L)는 디지탈 데이터의 비트 수를 의미한다.
상기와 같이 구성되는 본 발명에서 디지탈, 영상 패턴 매칭 동작은 다음과 같다.
우선, 아날로그 영상 신호(예를 들면, NTSC, PAL등)가 신호 분리기(1)를 통해 아날로그 휘도 영상 신호(AI)와 수평 동기신호(H-SYNC)와 수직 동기신호(V-SYNC)로 분리된다. 상기에서 분리된 아날로그 휘도 영상 신호(AI)는 아날로그 디지탈 변환기(2)를 통해 디지탈 영상 신호(DI[N])로 변환된다. 상기 디지탈 영상 신호(DI[N])의 비트의 크기(N)는 상기 아날로그 디지탈 변환기(2)로 인가되는 양자화 상수(N)로 결정된다. 상기에서 분리된 수평 동기신호(H-SYNC)와 수직 동기신호(V-SYNC)는 동기 회로(3)에 입력되어 주변 회로를 동기화 시키는데, 이때, 상기 아날로그 디지탈 변환기(2)에서 사용되는 샘플링 클럭(SC)의 주파수(SF)는 동기 회로(3)로 입력되는 화면의 가로 크기 신호(LW)의 상수와 상기 수평 동기신호(H-SYNC)의 곱(SF=H-SYNC*LW)으로 결정한다.
상기 변환된 디지탈 영상 신호(DI[N])는 제1비교기(10)로 입력되어 모델링 된다. 이때, 상기 제1비교기(10)에서는 임계치 1 래치 신호와 임계치 2 래치 신호에 의해 제1 및 2임계치 래치부(11)(12)에 저장되어 있는 임계치(TH1[N])(TH2[N])와 상기 디지탈 영상 신호(DI[N])를 샘플링 클록의 한 주기 동안 비교한다.
이때 출력되는 비교 신호(DF1[N])는 디지탈 영상 신호(DI[N])가 각각의 임계치(TH1[N])(TH2[N]) 보다 클경우에는 논리 '1'을 출력한다. 여기서, [N]은 N비트의 디지탈 데이터를 의미한다.
상기 제1비교기(10)를 통한 비교 신호(DF1[N])인 입력 영상 신호의 모델링 정보는 제1 및 2블록화기(20)(30)로 각각 입력되는데, 제1비교기(10)에서 제1임계치 래치부(11)의 임계치(TH1[N])와 비교된 비교값은 제1 블록화기(20)로 입력되고, 제2임계치 래치부(12)의 임계치(TH2[N])와 비교된 비교값은 제2블록화기(30)로 입력되어 기준 모델의 크기(가로*세로=MW*MH)로 블록화된다. 블록화는 순차적으로 들어오는 입력 영상을 기준 모델의 크기(MW*MH)로 재구성한다. 제1 및 2블록화기(20)(30)에서 출력되는 신호(MB1[M])(MB2[M])는 동기 회로(3)에 의해 일정한 개수((MH-1)*LW+MW)의 입력 영상 모델링 데이터가 입력되면 발생된다.
상기 제1 및 2블록화기(20)(30)의 출력 신호(MB1[M])(MB2[M])는 모델 1 래치 신호와 모델 2 래치 신호에 의해 기준 모델이 저장되어 있는 제1 및 2기준 모델 래치부(41,42)의 기준 모델(MS1[M])(MS2[M])과 함께 비트 비교기(40)에서 비트 베타적 논리합(EXCLUSIVE OR)으로 비교된다. 이때 출력되는 비교 신호(DF2[N])는 논리 1 계수기(50)로 입력되어 논리 1의 비트 수에 따라 K비트의 계수 신호(CO[K])를 출력한다.
상기 계수 신호(CO[K])는 제2비교기(60)로 입력되어 미리 저장되어 있는 매칭 임계치(TH[K])와 비교된다. 이때, 제2비교기(60)에 미리 저장되어 있는 매칭 임계치(TH[K])는 검색이 끝난 후, 패턴 매칭이 일어난 곳의 블록 번호로 채워져 있는 메모리부(80)내에 기록되어 있는 정보를 데이터 버스(DATD[L])를 통해 읽어들인 값이다. 상기 제2비교기(60)에서 매칭 임계치(TH[K])가 상기 계수 신호(CO[K]) 보다 크면, 제1카운터(70)와 메모리부(80)로 비교 신호를 입력한다.
상기 제2비교부(60)에 의한 비교 신호는 메모리부(80)로 기록 신호로 입력되어, 제2카운터(90)에 의해 발생되는 패턴 매칭이 발생한 위치 신호를 기록 하도록 하고, 제1카운터(70)는 메모리부(80)에서 패턴이 매칭될 때마다 그 저장 위치를 결정해 주는 신호를 어드레스로 입력한다. 상기 제2카운터(90)에서 발생하는 패턴 매칭이 발생한 위치 신호는 동기 회로(3)에서 입력된 샘플링 클럭(SC)에 따라 출력된다.
상기와 같이 한 화면의 검색이 끝난 뒤, 메모리부(80) 내의 데이터는 패턴 매칭이 일어난 곳의 블록 번호로 채워져 있게 된다. 또한 두개의 모델과 각각 패턴 매칭을 하게 되므로 같은 블록 번호가 두번 기록된 블록에서 패턴 매칭이 일어난 것으로 간주한다. 이 정보는 외부에서 데이터 버스(DATA[L])를 통해 읽어 원하는 용도로 활용하게 된다.
이상에서 살펴본 바와 같이 본 발명에 따르면, 두개의 임계치를 사용하여 입력 디지탈 영상 신호를 모델링, 즉 단순화 시키고, 회로를 하드웨어적으로 구현하여 처리속도가 높아지고, 가격이 다운되어 컴퓨터 비젼 및 이미지 프로세싱에 응용 가능하게 된다.
Claims (6)
- 아날로그 영상 신호를 디지탈 영상 신호로 변환하여 원하는 형상과의 일치 여부, 위치 등을 판별할 수 있는 회로를 구성함에 있어서, 아날로그 영상 신호를 입력하여 아날로그 휘도 영상 신호와 수평 동기신호와 수직 동기신호로 분리해 내는 신호 분리 수단과, 상기 신호 분리 수단에서 분리된 아날로그 휘도 영상 신호를 입력하여 N비트의 디지탈 영상 신호로 변환시키는 아날로그 디지탈 변환 수단과, 상기 신호 분리 수단에서 분리된 수평 동기신호와 수직 동기신호를 입력하여 주변 회로를 동기시키면서 화면 크기 신호의 상수와 상기 수평 등기신호의 주파수의 곱으로 샘플링 클럭 신호를 생성하여 상기 아날로그 디지탈 변환 수단으로 입력되도록 하는 동기 수단과, 상기 아날로그 디지탈 변환 수단에 의해 변환된 디지탈 영상 신호의 모델링을 위해 비교 대상이 되는 임계치를 각각 저장하고 있는 두개의 임계치 래치 수단과, 상기 아날로그 디지탈 변환 수단에 의해 변환된 디지탈 영상 신호를 상기 임계치 래치 수단에 저장된 각각의 임계치에 상기 샘플링 클럭의 한 주기 동안 비교하는 제1비교 수단과, 상기 두개의 임계치 래치 수단에 저장된 임계치 각각에 대한 상기 제1비교 수단에서 출력된 비교 신호인 입력 영상 신호의 모델링 정보를 각각 입력하여 기준 모델의 크기로 블록화 시켜 상기 동기 수단에 의해 신호를 출력하는 두개의 블록화 수단과, 상기 블록화 수단에서 블록화된 입력 영상 모델링 신호의 비트에 비트 베타 논리 대상이 되는 기준 모델을 각각 저장하고 있는 두개의 기준 모델 래치 수단과, 상기 블록화 수단에서 블록화된 입력 영상 모델링 신호의 비트와 상기 기준 모델 래치 수단에 저장되어 있는 기준 모델의 비트를 비트 베타적 논리합으로 비교하는 비트 비교 수단과, 상기 비트 비교 수단에서 출력된 비교 신호에서 논리 1의 비트 개수를 세어 출력하는 논리 1 계수 수단과, 데이터 버스에 의해 미리 저장된 매칭 임계치와 상기 논리 1 계수 수단의 출력 신호를 비교하여 매칭 임계치가 더 크면 패턴 매칭이 발생한 위치가 기록되도록 기록 신호를 출력하는 제2비교 수단과, 상기 제2비교 수단의 기록 신호를 입력하여 패턴 매칭이 발생한 위치를 기록하면서 검색이 끝나면, 매칭 패턴이 발생한 곳의 블록 번호에 관한 정보가 외부 읽기 신호의 입력에 따라 데이터 버스를 통해 읽혀지도록 하는 메모리 수단과, 상기 메모리 수단에서 패턴이 매칭될 때마다 메모리 저장 위치를 결정해 주는 제1카운트 수단 및, 상기 메모리 수단에 기록되는 패턴 매칭이 발생된 위치에 대한 신호를 상기 동기 수단에 의한 샘플링 클럭 주기에 따라 출력하는 제2카운트 수단을 포함하여 구성됨을 특징으로 하는 고속 디지탈 영상 패턴 매칭 회로.
- 제1항에 있어서, 상기 제1비교 수단은 디지탈 영상 신호가 두개의 임계치 래치 수단의 임계치 보다 큰 경우 논리 1 값을 출력하여 디지탈 영상 신호를 모델링 함을 특징으로 하는 고속 디지탈 영상 패턴 매칭 회로.
- 제1항에 있어서, 상기 두개의 블록화 수단은 각각 수개의 쉬프트 레지스터의 병렬 연결로 이루어져, 상기 각각의 임계치 래치 수단의 임계치에 의해 비교된 입력 영상 모델링 신호를 입력되는 순서대로 기준 모델의 크기와 같은 블록으로 재구성함을 특징으로 하는 고속 디지탈 영상 패턴 매칭 회로.
- 제3항에 있어서, 상기 쉬프트 레지스터 중 비트 입력 신호와 쉬프트 기준 클럭 신호를 직접 입력하는 쉬프트 레지스터는 각각의 쉬프트 레지스터에서 출력되는 신호의 개수와 같은 개수로 디-플립플롭을 병렬연결하여 구성하고, 비트 입력 신호와 쉬프트 기준 클럭 신호를 직접 입력하는 상기 쉬프트 레지스터의 출력 신호인 비트 입력 신호와 기준 클럭 신호를 입력하는 그 외의 쉬프트 레지스터는 수개의 디-플립플롭을 직렬 연결하고, 이에 따른 출력 신호를 입력하여 각각의 쉬프트 레지스터에서 출력되는 신호의 개수와 같은 개수로 디-플립플롭을 병렬로 연결하여 구성함을 특징으로 하는 고속 디지탈 영상 패턴 매칭 회로.
- 제1항에 있어서, 상기 블록화 수단에서 블록화되는 크기의 기준이 되는 모델 크기는 블록화 수단을 구성하고 있는 쉬프트 레지스터의 개수와 쉬프트 레지스터 각각에서 출력되는 출력신호의 개수의 곱으로 결정됨을 특징으로 하는 고속 디지탈 영상 패턴 매칭 회로.
- 제1항에 있어서, 상기 제2비교 수단에 미리 저장되어 있는 매칭 임계치는 상기 메모리 수단에 메모리된 패턴 매칭에 대한 정보를 데이터 버스를 통해 입력한 것임을 특징으로 하는 고속 디지탈 영상 패턴 매칭 회로.
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