KR0125578Y1 - Integrated data path controller in i-o board of ticom - Google Patents

Integrated data path controller in i-o board of ticom

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KR0125578Y1
KR0125578Y1 KR2019950015430U KR19950015430U KR0125578Y1 KR 0125578 Y1 KR0125578 Y1 KR 0125578Y1 KR 2019950015430 U KR2019950015430 U KR 2019950015430U KR 19950015430 U KR19950015430 U KR 19950015430U KR 0125578 Y1 KR0125578 Y1 KR 0125578Y1
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Abstract

본 고안은 타이콤(TICOM) 입/출력 보드에서 다수개의 프로그램 가능한 로직 디바이스(EPLD)로 구성된 DPC 구조를 하나의 EPLD로 집적화 시켜, 데이터의 깨짐 방지와 보드의 안정성을 향상시키는 타이콤(TICOM) 입/출력 보드에서 집적 화된 데이터 경로 제어기에 관한 것이다.The present invention integrates a DPC structure composed of a plurality of programmable logic devices (EPLD) on a TICOM I / O board into a single EPLD to prevent data from breaking and improve the stability of the board. It relates to an integrated data path controller in an input / output board.

Description

타이콤(TICOM) 입/출력 보드에서 집적화된 데이터 경로 제어기(DPC)Integrated Data Path Controller (DPC) on TICOM I / O Board

제1도는 종래의 입/출력 보드 내부 구성도.1 is a block diagram of a conventional input / output board.

제2도는 본 고안에 의한 입/출력 보드 내부 구성도.2 is an internal configuration of the input / output board according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 시스템 버스 2 : 데이터 버퍼 램1: system bus 2: data buffer RAM

3 : 디-램 DMA 제어기 4 : 프로세서3: di-ram DMA controller 4: processor

5 : VME버스 10 : 데이터 경로 제어기5: VME bus 10: Data path controller

본 고안은 타이콤(TICOM) 입/출력(New Input Output Processor : NIOP) 보드에서 직접화된 데이터 경로 제어기(Data Path Controller : 이하 DPC라 칭한다)에 관한 것으로, 특히 다수개의 프로그램 가능한 로직 디바이스(Enable Programming Logic Device : 이하 EPLD라 칭한다)로 구성된 DPC 구조를 하나의 EPLD로 직접화 시켜, 데이터의 깨짐 방지와 보드의 안정성을 향상시키는 타이콤(TICOM) 입/출력 보드에서 직접화된 데이터 경로 제어기에 관한 것이다.The present invention relates to a data path controller (hereinafter referred to as DPC) directly on a TICOM New Input Output Processor (NIOP) board. Programming Logic Device (hereinafter referred to as EPLD) directly to the data path controller of the TICOM I / O board that directly prevents data breakage and improves board stability by directing a DPC structure composed of one EPLD. It is about.

일반적으로 보드 내의 데이터 흐름을 제어하기 위해 사용되는 DPC는 각 데이터를 4등분하고, 이를 4개의 EPLD로써 제어하는 형식으로 구성/운영되고 있는 바, 이는 제 1도에 예시된 바와 같이, 시스템 버스(1)와; 32Mbyte의 크기를 가지는 데이터 버퍼 램(2)과; 디-램 및 직접 메모리 억세스기(Direct Memory Access : 이하 DMA라 칭한다)를 제어하는 디-램 DMA 제어기(Dram Dma Controller : 아하 DDC라 칭한다)(3)와; 프로세서(4)와; VME버스(5) 및; 상기 각 부에 입/출력되는 데이터의 경로의 제어하는 데이터 경로 제어기(6)로 구성된다.In general, the DPC used to control the data flow in the board is configured / operated in the form of dividing each data into four pieces and controlling them with four EPLDs, which is illustrated in FIG. 1) and; A data buffer RAM 2 having a size of 32 Mbytes; A D-RAM DMA controller (hereinafter referred to as DDC) 3, which controls the D-RAM and the direct memory accessor (Direct Memory Access: DMA); A processor 4; A VME bus 5; It consists of a data path controller 6 for controlling the path of data input / output to the respective units.

상기와 같이 구성된 종래 데이터 흐름 제어 방식은 상기 데이터 경로 제어기(6)가 저용량 EPLD 4개로 구성되어 있어, 각각 16비트와 8비트의 데이터를 처리하여 시스템 버스(1),데이터 버퍼 램(3)의 64비트 데이터 흐름을 제어하고, VME버스(6)와 프로세서(5)의 32비트 데이터 흐름을 제어하는데, 이때 각 부로부터 출력되는 데이터가 DPC(2)에 입력되기까지에는 각 부마다 상기 DPC(2)와의 연결 거리 차로 인해, 제어 신호 라인의 길이 차가 발생하여 고속 동작 시에 로드가 많이 걸리는 경우가 발생한다.In the conventional data flow control scheme configured as described above, the data path controller 6 is composed of four low-capacity EPLDs, and processes 16-bit and 8-bit data, respectively, so that the system bus 1 and the data buffer RAM 3 It controls the 64-bit data flow, and controls the 32-bit data flow of the VME bus 6 and the processor 5, wherein the DPC (for each part until data output from each part is input to the DPC 2). Due to the difference in the connection distance with 2), a difference in the length of the control signal line occurs, which causes a large load in high speed operation.

상기와 같은 현상이 발생하면 전송되던 데이터가 깨져 정확한 데이터 전송이 이루어지지 않는 문제점이 있는 바, 본 고안은 상기에 기술한 종래 문제점을 개선하기 위해, 고용량의 EPLD를 사용하여 기존의 4개의 EPLD를 하나에 집적시켜, 기존과 동일한 기능 수행 하에 설계면적을 축소시키는 방식을 제공하는데 그 목적이 있다.When the above phenomenon occurs, there is a problem that the data that is transmitted is broken and accurate data transmission is not performed. In order to improve the conventional problem described above, the present invention uses the existing four EPLDs using a high capacity EPLD. The purpose is to provide a way to reduce the design area under the same function as the existing one.

이하 본 고안은 일 실시예를 첨부된 도면을 참조하여 상세히 설명하며, 종래와 같은 구성은 동일부호를 부여하여 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings, the same configuration as the conventional description will be described with the same reference numerals.

본 고안의 전체 구성을 나타내는 블록도는 제 2도와 같이 도시할 수 있는 바, 시스템 버스(1)와; 32Mbyte의 크기를 가지는 데이터 버퍼 램(2)과; 디-램 및 직접 메모리 억세스기(DMA)를 제어하는 디-램 DMA 제어기(DDC)(3)와; 프로세서(4)와; VME버스(5) 및;상기 각 부에 입/출력되는 데이터의 경로를 제어하는 데이터 경로 제어기(10)로 구성되며; 상기 데이터 경로 제어기(10)는 고용량의 EPLD로서, 하나로 이루어진다.Block diagram showing the overall configuration of the present invention can be shown as shown in the second diagram, the system bus (1); A data buffer RAM 2 having a size of 32 Mbytes; A DRAM DMA controller (DDC) 3 for controlling the DRAM and the direct memory accessor (DMA); A processor 4; A VME bus 5 and a data path controller 10 for controlling a path of data input / output to the respective units; The data path controller 10 is a high capacity EPLD, which consists of one.

이처럼 4개의 EPLD를 하나의 EPLD로 직접할 수 있는 이유는 기존 4개의 EPLD로 구성된 DPC(6)에서 각 EPLD로 입력되는 신호 중 데이터를 제외한 모든 제어신호들이 동일하므로 각 EPLD를 블럭화 하고, 이와 동일한 기능을 처리할 수 있는 프로그램을 작성한 다음, 고용량 EPLD에 내장한 것이다.The reason why 4 EPLDs can be directly converted into one EPLD is that all control signals except for data among the signals input to each EPLD are identical in the DPC 6 composed of four EPLDs, so that each EPLD is blocked. After writing a program that can handle the function, it is embedded in a high capacity EPLD.

즉, 하나의 EPLD로 64비트, 32비트 데이터를 처리토록 하고, 기존의 제어 신호는 그대로 적용한 것이다.In other words, one EPLD processes 64-bit and 32-bit data, and the existing control signal is applied as it is.

이와 같이 본 고안은 기존 4개의 EPLD로 구성되는 DPC를 하나의 EPLD로 직접화 시키므로써, 기존 4개의 EPLD 총 핀 수 보다 훨씬 적은 수의 핀으로 집적화 되어 설계면적을 축소시키는 잇점이 있다.As such, the present invention directly directs the DPC composed of four EPLDs into one EPLD, and has an advantage of reducing the design area by integrating into a much smaller number of pins than the total number of four EPLDs.

Claims (1)

시스템 버스(1)와; 32Mbyte의 크기를 가지는 데이터 버퍼 램(2)과; 디-램 및 직접 메모리 억세스기(DMA)를 제어하는 디-램 DMA 제어기(DDC)(3)와; 프로세서(4)와; VME버스(5) 및; 다수개의 EDPS로 이루어지며, 상기 각 부에 입/출력되는 데이터의 경로를 제어하는 데이터 경로 제어기(6)를 포함하여 구성되는 타이콤(TICOM) 입/출력 보드에 있어서, 상기 데이터 경로 제어기(10)의 구성을 고용량의 EPLD 하나로 집적화 시켜 구성한 것을 특징으로 하는 타이콤(TICOM) 입/출력 보드에서 집적 화된 데이터 경로 제어기(DPC).A system bus 1; A data buffer RAM 2 having a size of 32 Mbytes; A DRAM DMA controller (DDC) 3 for controlling the DRAM and the direct memory accessor (DMA); A processor 4; A VME bus 5; In a TICOM input / output board comprising a plurality of EDPS and including a data path controller 6 for controlling a path of data input / output to each unit, the data path controller 10 Data path controller (DPC) integrated in the TICOM input / output board, characterized in that the configuration of a single high-capacity EPLD.
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