JPWO2020229917A5 - - Google Patents

Claims (8)

1. 第１の層と、第２の層と、第３の層と、が積層して設けられた表示装置であって、
   前記表示装置は、Ｄ／Ａ変換回路を有し、
   前記第１の層は、ゲートドライバ回路と、データドライバ回路と、を有し、
   前記第２の層は、デマルチプレクサ回路を有し、
   前記第３の層は、表示部を有し、
   前記表示部には、画素がマトリクス状に配列され、
   前記デマルチプレクサ回路の入力端子は、前記データドライバ回路と電気的に接続され、
   前記デマルチプレクサ回路の出力端子は、前記画素と電気的に接続され、
   前記ゲートドライバ回路は、前記画素と重なる領域を有し、
   前記データドライバ回路は、前記画素と重なる領域を有し、
   前記ゲートドライバ回路は、前記データドライバ回路と重なる領域を有し、
   前記Ｄ／Ａ変換回路は、電位生成回路と、パストランジスタロジック回路と、を有し、
   前記電位生成回路は、前記データドライバ回路の外部に設けられ、
   前記パストランジスタロジック回路は、前記データドライバ回路に設けられ、
   前記Ｄ／Ａ変換回路に設けられる前記パストランジスタロジック回路の個数は、前記表示部に設けられる前記画素の列数より少なく、
   前記Ｄ／Ａ変換回路に設けられる前記電位生成回路の個数は、前記パストランジスタロジック回路の個数より少なく、
   前記電位生成回路は、互いに大きさの異なる複数の電位を生成する機能を有し、
   前記パストランジスタロジック回路は、画像データを受信し、当該画像データのデジタル値を基にして、前記電位生成回路が生成した電位のいずれかを出力する機能を有する表示装置。
2. 請求項１において、
   前記デマルチプレクサ回路は、前記画素と重なる領域を有する表示装置。
3. 請求項１または請求項２において、
   前記パストランジスタロジック回路の個数は、前記画素の列数の１／２以下である表示装置。
4. 請求項１乃至３のいずれか一項において、
   前記画素は、チャネル形成領域に金属酸化物を有するトランジスタを有し、
   前記金属酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、又はＳｎ）と、Ｚｎと、を有する表示装置。
5. 第１の層と、第２の層と、第３の層と、が積層して設けられた表示装置であって、
   前記表示装置は、Ｄ／Ａ変換回路を有し、
   前記第１の層は、ゲートドライバ回路と、第１のデータドライバ回路と、第２のデータドライバ回路と、第３のデータドライバ回路と、第４のデータドライバ回路と、第５のデータドライバ回路と、有し、
   前記第２の層は、第１のデマルチプレクサ回路と、第２のデマルチプレクサ回路と、第３のデマルチプレクサ回路と、第４のデマルチプレクサ回路と、第５のデマルチプレクサ回路と、を有し、
   前記第３の層は、第１の表示部と、第２の表示部と、第３の表示部と、第４の表示部と、第５の表示部と、を有し、
   前記第１の表示部には、第１の画素がマトリクス状に配列され、
   前記第２の表示部には、第２の画素がマトリクス状に配列され、
   前記第３の表示部には、第３の画素がマトリクス状に配列され、
   前記第４の表示部には、第４の画素がマトリクス状に配列され、
   前記第５の表示部には、第５の画素がマトリクス状に配列され、
   前記第１のデマルチプレクサ回路の入力端子は、前記第１のデータドライバ回路と電気的に接続され、
   前記第２のデマルチプレクサ回路の入力端子は、前記第２のデータドライバ回路と電気的に接続され、
   前記第３のデマルチプレクサ回路の入力端子は、前記第３のデータドライバ回路と電気的に接続され、
   前記第４のデマルチプレクサ回路の入力端子は、前記第４のデータドライバ回路と電気的に接続され、
   前記第５のデマルチプレクサ回路の入力端子は、前記第５のデータドライバ回路と電気的に接続され、
   前記第１のデマルチプレクサ回路の出力端子は、前記第１の画素と電気的に接続され、
   前記第２のデマルチプレクサ回路の出力端子は、前記第２の画素と電気的に接続され、
   前記第３のデマルチプレクサ回路の出力端子は、前記第３の画素と電気的に接続され、
   前記第４のデマルチプレクサ回路の出力端子は、前記第４の画素と電気的に接続され、
   前記第５のデマルチプレクサ回路の出力端子は、前記第５の画素と電気的に接続され、
   前記ゲートドライバ回路は、前記第１の画素と重なる領域を有し、
   前記第１のデータドライバ回路は、前記第１の画素と重なる領域を有し、
   前記第２のデータドライバ回路は、前記第２の画素と重なる領域を有し、
   前記第３のデータドライバ回路は、前記第３の画素と重なる領域を有し、
   前記第４のデータドライバ回路は、前記第４の画素と重なる領域を有し、
   前記第５のデータドライバ回路は、前記第５の画素と重なる領域を有し、
   前記ゲートドライバ回路は、前記第１のデータドライバ回路と重なる領域を有し、
   前記Ｄ／Ａ変換回路は、電位生成回路と、第１のパストランジスタロジック回路と、第２のパストランジスタロジック回路と、第３のパストランジスタロジック回路と、第４のパストランジスタロジック回路と、第５のパストランジスタロジック回路と、を有し、
   前記電位生成回路は、前記第１乃至第５のデータドライバ回路の外部に設けられ、
   前記第１のパストランジスタロジック回路は、前記第１のデータドライバ回路に設けられ、
   前記第２のパストランジスタロジック回路は、前記第２のデータドライバ回路に設けられ、
   前記第３のパストランジスタロジック回路は、前記第３のデータドライバ回路に設けられ、
   前記第４のパストランジスタロジック回路は、前記第４のデータドライバ回路に設けられ、
   前記第５のパストランジスタロジック回路は、前記第５のデータドライバ回路に設けられ、
   前記Ｄ／Ａ変換回路に設けられる前記第１のパストランジスタロジック回路の個数は、前記第１の表示部に設けられる前記第１の画素の列数より少なく、
   前記Ｄ／Ａ変換回路に設けられる前記第２のパストランジスタロジック回路の個数は、前記第２の表示部に設けられる前記第２の画素の列数より少なく、
   前記Ｄ／Ａ変換回路に設けられる前記第３のパストランジスタロジック回路の個数は、前記第３の表示部に設けられる前記第３の画素の列数より少なく、
   前記Ｄ／Ａ変換回路に設けられる前記第４のパストランジスタロジック回路の個数は、前記第４の表示部に設けられる前記第４の画素の列数より少なく、
   前記Ｄ／Ａ変換回路に設けられる前記第５のパストランジスタロジック回路の個数は、前記第５の表示部に設けられる前記第５の画素の列数より少なく、
   前記Ｄ／Ａ変換回路に設けられる前記電位生成回路の個数は、前記第１のパストランジスタロジック回路の個数より少なく、
   前記Ｄ／Ａ変換回路に設けられる前記電位生成回路の個数は、前記第２のパストランジスタロジック回路の個数より少なく、
   前記Ｄ／Ａ変換回路に設けられる前記電位生成回路の個数は、前記第３のパストランジスタロジック回路の個数より少なく、
   前記Ｄ／Ａ変換回路に設けられる前記電位生成回路の個数は、前記第４のパストランジスタロジック回路の個数より少なく、
   前記Ｄ／Ａ変換回路に設けられる前記電位生成回路の個数は、前記第５のパストランジスタロジック回路の個数より少なく、
   前記電位生成回路は、互いに大きさの異なる複数の電位を生成する機能を有し、
   前記第１乃至第５のパストランジスタロジック回路は、画像データを受信し、当該画像データのデジタル値を基にして、前記電位生成回路が生成した電位のいずれかを出力する機能を有する表示装置。
6. 請求項５において、
   前記第１のデマルチプレクサ回路は、前記第１の画素と重なる領域を有し、
   前記第２のデマルチプレクサ回路は、前記第２の画素と重なる領域を有し、
   前記第３のデマルチプレクサ回路は、前記第３の画素と重なる領域を有し、
   前記第４のデマルチプレクサ回路は、前記第４の画素と重なる領域を有し、
   前記第５のデマルチプレクサ回路は、前記第５の画素と重なる領域を有する表示装置。
7. 請求項５または請求項６において、
   前記第１のパストランジスタロジック回路の個数は、前記第１の画素の列数の１／２以下であり、
   前記第２のパストランジスタロジック回路の個数は、前記第２の画素の列数の１／２以下であり、
   前記第３のパストランジスタロジック回路の個数は、前記第３の画素の列数の１／２以下であり、
   前記第４のパストランジスタロジック回路の個数は、前記第４の画素の列数の１／２以下であり、
   前記第５のパストランジスタロジック回路の個数は、前記第５の画素の列数の１／２以下である表示装置。
8. 請求項５乃至７のいずれか一項において、
   前記第１乃至第５の画素は、チャネル形成領域に金属酸化物を有するトランジスタを有し、
   前記金属酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、又はＳｎ）と、Ｚｎと、を有する表示装置。