JPWO2019187013A1 - 電子回路 - Google Patents

電子回路 Download PDF

Info

Publication number
JPWO2019187013A1
JPWO2019187013A1 JP2018546567A JP2018546567A JPWO2019187013A1 JP WO2019187013 A1 JPWO2019187013 A1 JP WO2019187013A1 JP 2018546567 A JP2018546567 A JP 2018546567A JP 2018546567 A JP2018546567 A JP 2018546567A JP WO2019187013 A1 JPWO2019187013 A1 JP WO2019187013A1
Authority
JP
Japan
Prior art keywords
substrate
electronic circuit
short
layer
stub
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018546567A
Other languages
English (en)
Other versions
JP6465451B1 (ja
Inventor
素実 渡辺
素実 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of JP6465451B1 publication Critical patent/JP6465451B1/ja
Publication of JPWO2019187013A1 publication Critical patent/JPWO2019187013A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P5/00—Coupling devices of the waveguide type
    • H01P5/02—Coupling devices of the waveguide type with invariable factor of coupling
    • H01P5/022—Transitions between lines of the same kind and shape, but with different dimensions
    • H01P5/028—Transitions between lines of the same kind and shape, but with different dimensions between strip lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P5/00—Coupling devices of the waveguide type
    • H01P5/02—Coupling devices of the waveguide type with invariable factor of coupling
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/025—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
    • H05K1/0251—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance related to vias or transitions between vias and transmission lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H01L2223/6633—Transition between different waveguide types
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

本発明を適用した電子回路は、第１の基板と第２基板とが重ねて接続された構成である。この電子回路は、第１の基板に形成された信号用の第１の配線、及び第２の基板に形成された信号用の第２の配線間を接続する伝送経路と、第１の基板に設けられた接地導体と伝送経路とを３種類以上の導体により接続する短絡スタブと、を有する。

Description

本発明は、２つの基板を重ね合わせて接続した構成の電子回路に関する。
近年、電子回路では、別々に作製された２つの基板を重ね合わせ、それら２つの基板を接続させることが行われている。フリップチップ実装は、その接続法の代表例であり、実装面積を小さくできるという利点がある。
そのようにして作製された電子回路で高周波信号を扱う場合、インピーダンスマッチングのためにスタブが設けられることがある（例えば、特許文献１、特許文献２参照）。そのスタブは、信号の伝送経路に接続されるものである。
特開２０１３−０９８８８８号公報 特開２０１２−５２０６５２号公報
スタブとしては、従来、ストリップ線路で構成されるスタブを多層基板の外側の面に配置することが行われている（例えば、特許文献１の図１、図２、特許文献２の図１８参照）。しかし、多層基板の外側の面にスタブを配置した場合、その多層基板の外側の面で接続に利用可能な面積が減少する。必要な面積を確保できなければ、多層基板をより大きくする必要が生じる。多層基板では、高密度実装を行うのが普通である。また、外側の面にスタブを接続することにより、不要放射が発生する。
本発明は、かかる課題を解決するためになされたもので、その目的は、短絡スタブによる大型化、及び不要放射をより抑制可能な電子回路を提供することにある。
本発明に係る電子回路は、第１の基板と第２基板とが重ねて接続された構成であることを前提とし、第１の基板に形成された信号用の第１の配線、及び第２の基板に形成された信号用の第２の配線間を接続する伝送経路と、第１の基板に設けられた接地導体と伝送経路とを３種類以上の導体により接続する短絡スタブと、を有する。
本発明によれば、短絡スタブによる電子回路の大型化、及び不要放射をより抑制することができる。
本発明の実施の形態１に係る電子回路を示す斜視透視図である。 本発明の実施の形態１に係る電子回路の図１に示すＡ−Ａ線での側面透視図である。 本発明の実施の形態１に係る電子回路を示す上面透視図である。 本発明の実施の形態１に係る電子回路を示す下面透視図である。 図１に示す構造の電子回路を対象に行った、短絡スタブ有無の反射特性および通過特性の電磁界解析結果を示す図である。 本発明の実施の形態２に係る電子回路を示す上面透視図である。 図１に示す構造の電子回路を対象に行った、短絡スタブの長さ別の反射特性および通過特性の電磁界解析結果を示す図である。
以下、本発明に係る電子回路の各実施の形態を、図を参照して説明する。
実施の形態１．
図１は、本発明の実施の形態１に係る電子回路を示す斜視透視図であり、図２は、本発明の実施の形態１に係る電子回路の図１に示すＡ−Ａ線での側面透視図である。図１、及び図２を参照し、本実施の形態１に係る電子回路１の構成について具体的に説明する。
図１では、ｘｙｚの３軸、図２では、ｘｚの２軸をそれぞれ示している。それにより、以降、位置関係等は、特に断らない限り、このｘｙｚ軸の３次元座標を想定して表現する。それにより、例えばｚ軸では、正方向側を上方とし、その正方向側に位置する面は「上面」、その上面と対向する面は「下面」とそれぞれ表記する。上面と下面以外の面は全て「側面」である。
この電子回路１は、図１、及び図２に示すように、例えば第１の基板１０を第２の基板２０にｚ軸方向に沿って重ねて接続するフリップチップ実装を用いて作製されたものである。第１の基板１０と第２の基板２０との接続には、半田バンプ３１を用いている。
第１の基板１０は、例えば半導体チップである。その第１の基板１０を構成する層１１の下面には、図１、及び図２に示すように、誘電体１５が全体に形成され、その誘電体１５の下面に、グランドと接続される面状のパターンである地導体１２、信号伝送用であるコプレーナ線路１３、及び複数のパッド１４が形成されている。コプレーナ線路１３は、１つのパッド１４と接続されている。各パッド１４の下側には、パッド１４と接続された半田バンプ３１が配置されている。地導体１２は、請求の範囲に記載の接地導体に相当する。
一方の第２の基板２０は、第１層２２（１）〜第３層２２（３）を積層した多層基板である。第１層２２（１）の上面には、多数のランド２８が形成され、ランド２８が存在しない部分には誘電体２１が形成されている。半田バンプ３１は、各ランド２８の上に配置されている。第２の基板２０と第１の基板１０との間には、誘電体３２が充填されている。
図１では、理解を容易とするために、半田バンプ３１、パッド１４、及びコプレーナ線路１３を表す各輪郭線内は非透明としている。図２では、同様の理由から、第１伝送構造体４５、及び第２伝送構造体４６の下側に位置する第３層２２（３）の部分をそれぞれ網掛けした矩形としている。これは、第１伝送構造体４５を構成するビア２６、及び第２伝送構造体４６を構成するビア２６は、共に、第１層２２（１）、及び第２層２２（２）のみを貫くように形成されており、第３層２２（３）には存在しないことを明確に示すためである。この網掛けした矩形部分には、それぞれ、第１伝送構造体４５、及び第２伝送構造体４６のｙ軸上の正方向側に隣接する構造体を構成するビア２６が存在する。図２では、地導体１２の存在により、コプレーナ線路１３は示していない。
層１１の材料は例えばシリコンである。第１層２２（１）〜第３層２２（３）の材料は、例えばメグトロン６である。誘電体１５は、例えばポリイミドである。誘電体３２は、例えばアンダーフィルと呼称される接着剤である。誘電体２１は、例えばレジストである。各材料は、特に限定されるものではない。
第２層２２（２）の上面、つまりこの第２層２２（２）と第１層２２（１）との間には、グランドと接続された面状のパターンである地導体２３が形成されている。第３層２２（３）の上面、つまり第３層２２（３）と第２層２２（２）との間は、信号伝送のための配線用である。図１、及び図２では、その配線としてストリップ線路２５を示している。第３層２２（３）の下面は、グランドと接続された面状のパターンである地導体２４が形成されている。
第２の基板２０には、層間の接続用の柱状導体であるビア２６が多数、形成されている。第１層２２（１）の上面に形成された各ランド２８の下側には、ランド２８と接続されたビア２６が配置されている。各ビア２６は、第３層２２（３）の上面に形成されたランド２７と接続されている。
ストリップ線路２５は、１つのランド２７と接続され、そのランド２７は１つのビア２６と接続され、そのビア２６の上側はランド２８と接続され、そのランド２８の上には１つの半田バンプ３１が配置され、その半田バンプ３１の上にはパッド１４が配置されている。以降、便宜的に、これらランド２７、ビア２６、ランド２８、半田バンプ３１、及びパッド１４をまとめたものを第１伝送構造体４５と表記する。
この第１伝送構造体４５の第２層２２（２）と第１層２２（１）との間は、穴２９内となっている。この穴２９は、第２層２２（２）の上面に形成された地導体２３との接続を回避するための構造である。それにより、第１伝送構造体４５は、地導体２３とは非接続となっている。
この第１伝送構造体４５は、ストリップ線路４１、別のランド２７を介して別のビア２６と接続されている。以降、この別のランド２７、この別のビア２６、この別のビア２６の上に配置されたランド２８、そのランド２８の上に配置された半田バンプ３１、その半田バンプ３１の上に配置されたパッド１４をまとめたものを第２伝送構造体４６と表記する。第１伝送構造体４５、及び第２伝送構造体４６以外のランド２７、ビア２６、ランド２８、半田バンプ３１、及びパッド１４を含む組み合わせは単に「構造体」と表記する。
この第２伝送構造体４６の第２層２２（２）と第１層２２（１）との間も、穴２９内となっている。そのため、第２伝送構造体４６も、地導体２３とは非接続となっている。
図１に示すように、第１伝送構造体４５を構成するパッド１４、そのパッド１４に接続されたコプレーナ線路１３は、第１の基板１０に形成された地導体１２とは接続されていない。一方、第２伝送構造体４６を構成するパッド１４、及び他の構造体を構成するパッド１４は、地導体１２と接続されている。他の構造体は、図１、及び図２に示すように、地導体２３と接続、つまりグランドと接続されている。そのため、ストリップ線路４１、及び第２伝送構造体４６は短絡スタブとして機能する。図２に示す２つの矢印は、第１伝送構造体４５からストリップ線路４１、及び第２伝送構造体４６を介して地導体１２まで伝送される信号の経路を表している。
図３Ａは、本発明の実施の形態１に係る電子回路を示す上面透視図であり、図３Ｂは、本発明の実施の形態１に係る電子回路を示す下面透視図である。
図３Ａ、及び図３Ｂに示すように、第１伝送構造体４５と第２伝送構造体４６との間に配置されたストリップ線路４１は、それらを最短で接続するものとなっている。これら第１伝送構造体４５、及び第２伝送構造体４６を含む構造体は、ｘｙ平面上、マトリクス状に配置されている。
第２伝送構造体４６は、図３Ａ、及び図３Ｂに示すように、ｘｙ平面上、第１の基板１０の側面、つまり第１の基板１０と第２の基板２０とが重なる範囲の境界からの間に１つの構造体が存在する位置となっている。第１伝送構造体４５を除き、周囲の他の構造体は全て地導体２３と接続されている。そのような位置関係の場所に第２伝送構造体４６を配置したのは、ストリップ線路４１を第２の基板２０の外側の面に配置させない、他の構造体による不要放射の抑制効果が大きい、といった理由からである。
ストリップ線路４１、第２伝送構造体４６を含む短絡スタブの電気長は、ストリップ線路４１、第２伝送構造体４６の各電気長の累算値である。短絡スタブの電気長は、不要波として想定する周波数の半波長分の長さにすることが重要である。
例えば第１の基板１０が増幅器として動作し、不要波として使用周波数の２倍波を発生させる場合、その２倍波の不要波を抑制するためには、短絡スタブの電気長は使用周波数分に相当する長さとするのが重要である。
例えば通過周波数帯域を２７．５〜３１ＧＨｚ、２倍波を抑制するための周波数帯域を５５〜６２ＧＨｚとして電子回路１を設計する場合、図３Ａに示す構造体間のピッチｐは５００μｍ、ストリップ線路２５の線路幅ｗ１は８５μｍである。誘電率は、第１の基板１０の層１１は１１．９、第２の基板２０の第１層２２（１）〜第３層２２（３）は３．６２である。また半田バンプ３１のサイズは、図２に示す高さｈは約２５０μｍ、幅ｗ２は約３００μｍである。
図４は、図１に示す構造の電子回路を対象に行った、短絡スタブ有無の反射特性および通過特性の電磁界解析結果を示す図である。図４では、横軸に周波数、縦軸に減衰量をとっている。「スタブ有」と表記した線は何れも、本実施の形態１における解析結果に相当する。図４では、通過周波数帯域、抑制の対象となる帯域である抑制対象帯域は破線で示している。
反射特性では、図４に示すように、短絡スタブが有る場合、その短絡スタブが無い場合と比較して、通過周波数帯域では１０ｄＢ以上、改善し、抑圧対象帯域では１５ｄＢ以上、改善している。通過特性では、図４に示すように、短絡スタブが有る場合、その短絡スタブが無い場合と比較して、通過周波数帯域では若干、改善し、抑圧対象帯域では２０ｄＢ以上、改善している。これらのことから、本実施の形態１における短絡スタブは、反射特性、及び通過特性を共に大きく改善させることが確認できた。
本実施の形態１では、柱状導体であるビア２６を短絡スタブの一部として使用する。そのビア２６を使用することにより、短絡スラブとして使用するストリップ線路を基板の外側の面に形成する場合と比較して、ストリップ線路４１の長さはより短くなる。ストリップ線路４１がより短くなることにより、短絡スタブを設けることに伴う電子回路１の大型化は回避できるか、或いは大きく抑制できる。また、短絡スタブからの不要波の放射も抑制される。第２伝送構造体４６の周囲にはグランドと接続された構造体が配置されるため、不要波の放射は更に抑制される。
実施の形態２．
上記実施の形態１では、第１伝送構造体４５の最近傍に配置された構造体を第２伝送構造体４６としている。これに対し、本実施の形態２は、別の構造体を第２伝送構造体として利用するものである。ここでは、上記実施の形態１で付した符号をそのまま用いて、上記実施の形態１から異なる部分にのみ着目する形で説明を行う。
図５は、本発明の実施の形態２に係る電子回路を示す上面透視図である。本実施の形態２では、図５に示すように、第１伝送構造体４５と接続させる構造体を、上記第２伝送構造体４６のｙ軸上、正方向側に隣接する構造体としている。その第２伝送構造体４６は、上記実施の形態１と同様に、第２層２２（２）と第１層２２（１）との間は、穴２９内となっており、地導体２３とは接続されていない。上記実施の形態１で第２伝送構造体４６の位置に配置された構造体は、その地導体２３と接続されている。
図６は、図１に示す構造の電子回路を対象に行った、短絡スタブの長さ別の反射特性および通過特性の電磁界解析結果を示す図である。図６でも図４と同様に、横軸に周波数、縦軸に減衰量をとっている。「スタブ長い」と表記した線は何れも、本実施の形態２における解析結果に相当する。「スタブ短い」と表記した線は何れも、上記実施の形態１における解析結果に相当する。それにより、図６では、上記実施の形態１と本実施の形態２の各解析結果を示している。
図５に示すように、第２伝送構造体４６の位置を変更した場合、その変更に伴い、ストリップ線路４１の長さは上記実施の形態１より長くなる。そのため、図６に示すように、反射特性、及び通過特性がそれぞれ大きく改善される周波数帯域は共に、低い周波数側に移動している。この結果から、第２伝送構造体４６を用いた短絡スタブであっても、電気長を調整することにより、通過周波数帯域、及び抑圧対象帯域を変更させられることが確認できる。
なお、上記実施の形態１、及び上記実施の形態２では、短絡スタブは、層上の接続のためのストリップ線路４１、ビア２６、ランド２７、２８、半田バンプ３１、及びパッド１４の５種類の導体を含む構造となっているが、短絡スタブに用いる種類、及びその種類の組み合わせは、このようなものに限定されない。また、各種類の導体を用いる数も上記実施の形態１、及び上記実施の形態２に限定されない。例えばストリップ線路４１、ビア２６等は複数、用いても良い。このようなこともあり、実際の短絡スタブの構造は、様々に変形することができる。
また、ストリップ線路２５は、第３層２２（３）の上面に形成している。その位置に形成した場合、第２の基板２０の外側の面、つまり第１層２２（１）の上面、或いは第３層２２（３）の下面に形成する場合と比較して、ストリップ線路２５からの電磁波の放射が抑えられる。また、ビア２６を短絡スタブとして使用することが容易となる、ストリップ線路４１を直接、接続させることによる不具合が発生し難い、といった利点も得られる。
１ 電子回路、１０ 第１の基板、１１ 層、１２、２３、２４ 地導体、２０ 第２の基板、１４ パッド、２２（１） 第１層、２２（２） 第２層、２２（３） 第３層、２５、４１ ストリップ線路、２６ ビア、２７、２８ ランド、２９ 穴、４５ 第１伝送構造体、４６ 第２伝送構造体。
本発明に係る電子回路は、第１の基板と第２基板とが重ねて接続された構成であることを前提とし、第１の基板に形成された信号用の第１の配線、及び第２の基板に形成された信号用の第２の配線間を接続する伝送経路と、第１の基板に設けられた接地導体と伝送経路とを３種類以上の導体により接続する短絡スタブと、を有し、第２の基板は多層基板であり、短絡スタブは、３種類以上の導体として、第２の基板を構成する層での接続のための第３の配線、層間の接続のための柱状導体、及び半田バンプを含んでいる。

Claims (5)

  1. 第１の基板と第２の基板とが重ねて接続された電子回路であって、
    前記第１の基板に形成された信号用の第１の配線、及び前記第２の基板に形成された信号用の第２の配線間を接続する伝送経路と、
    前記第１の基板に設けられた接地導体と前記伝送経路とを３種類以上の導体により接続する短絡スタブと、
    を有する電子回路。
  2. 前記第２の基板は多層基板であり、
    前記短絡スタブは、前記３種類以上の導体として、前記第２の基板を構成する層での接続のための第３の配線、層間の接続のための柱状導体、及び半田バンプを含む、
    請求項１に記載の電子回路。
  3. 前記第２の配線は、前記第２の基板の外側に露出しない層に形成され、
    前記第３の配線は、前記第２の配線と接続されている、
    請求項２に記載の電子回路。
  4. 前記短絡スタブを構成する前記柱状導体の周囲には、接地された他の柱状導体が配置されている、
    請求項２または３に記載の電子回路。
  5. 前記第１の基板と前記第２の基板とが重なる範囲において、前記短絡スタブを構成する前記柱状導体は、前記第１の基板が重ねられる方向と直交する直交方向上、前記範囲の境界との間に別の柱状導体が１つ以上、存在する位置に配置されている、
    請求項２〜４の何れか１項に記載の電子回路。
JP2018546567A 2018-03-30 2018-03-30 電子回路 Active JP6465451B1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/013634 WO2019187013A1 (ja) 2018-03-30 2018-03-30 電子回路

Publications (2)

Publication Number Publication Date
JP6465451B1 JP6465451B1 (ja) 2019-02-06
JPWO2019187013A1 true JPWO2019187013A1 (ja) 2020-04-30

Family

ID=65270487

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018546567A Active JP6465451B1 (ja) 2018-03-30 2018-03-30 電子回路

Country Status (4)

Country Link
US (1) US20200381376A1 (ja)
EP (1) EP3758136B1 (ja)
JP (1) JP6465451B1 (ja)
WO (1) WO2019187013A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11145609B2 (en) * 2019-12-05 2021-10-12 Nxp Usa, Inc. Doherty amplifier with surface-mount packaged carrier and peaking amplifiers
US20240121897A1 (en) * 2022-10-05 2024-04-11 Nxp B.V. Vertical launcher for a printed circuit board

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004146810A (ja) * 2002-09-30 2004-05-20 Matsushita Electric Ind Co Ltd プリント配線基板、ビルドアップ基板、プリント配線基板の製造方法、電子機器
US7030712B2 (en) * 2004-03-01 2006-04-18 Belair Networks Inc. Radio frequency (RF) circuit board topology
US8558637B2 (en) 2010-05-12 2013-10-15 Mediatek Inc. Circuit device with signal line transition element
JP5861868B2 (ja) 2011-11-04 2016-02-16 ソニー株式会社 電子回路および電子回路の製造方法
JP2017121032A (ja) * 2015-06-30 2017-07-06 住友電気工業株式会社 高周波装置
WO2018029846A1 (ja) * 2016-08-12 2018-02-15 三菱電機株式会社 導波管ストリップ線路変換器及び給電回路
WO2018122920A1 (ja) * 2016-12-26 2018-07-05 三菱電機株式会社 終端器

Also Published As

Publication number Publication date
JP6465451B1 (ja) 2019-02-06
WO2019187013A1 (ja) 2019-10-03
EP3758136A1 (en) 2020-12-30
EP3758136B1 (en) 2022-12-14
EP3758136A4 (en) 2021-02-24
US20200381376A1 (en) 2020-12-03

Similar Documents

Publication Publication Date Title
JP6524986B2 (ja) 高周波モジュール、アンテナ付き基板、及び高周波回路基板
KR102666151B1 (ko) 반도체 패키지
US7947908B2 (en) Electronic device
JP4916300B2 (ja) 多層配線基板
US9713259B2 (en) Communication module
JP4005451B2 (ja) 多層基板及び半導体装置
US20200381376A1 (en) Electronic circuit
JP2020061406A (ja) 半導体装置
WO2011058702A1 (ja) 電子装置及びノイズ抑制方法
TW202121643A (zh) 多層基板的垂直互連結構
JP4222943B2 (ja) 高周波信号伝送に適合する電子デバイス・キャリア
US8736079B2 (en) Pad structure, circuit carrier and integrated circuit chip
JP2006049645A (ja) 配線基板
US8385084B2 (en) Shielding structures for signal paths in electronic devices
TWI601255B (zh) 薄膜覆晶封裝結構
US6630628B2 (en) High-performance laminate for integrated circuit interconnection
JP7151456B2 (ja) インピーダンス補償回路
JP3798978B2 (ja) 多層配線基板
WO2013001692A1 (ja) 電子装置及びノイズ抑制方法
JP2006013029A (ja) 半導体パッケージ
TWI237379B (en) Chip package structure and circuit substrate thereof
TWI808819B (zh) 電路板結構
JP5388081B2 (ja) 半導体装置
JP7455730B2 (ja) 配線基板
US20240196515A1 (en) Substrate including a reference voltage layer having an impedance calibrator

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180903

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20180903

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20180919

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180925

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181116

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181228

R150 Certificate of patent or registration of utility model

Ref document number: 6465451

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250