JPWO2010047063A1 - Thin film transistor having a high-purity crystalline indium oxide semiconductor film, and a manufacturing method thereof - Google Patents

Thin film transistor having a high-purity crystalline indium oxide semiconductor film, and a manufacturing method thereof Download PDF

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浩和 川嶋
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Abstract

結晶質酸化インジウム半導体膜を有し、前記半導体膜に含まれる全金属元素に対する正4価以上の金属元素の含有率が10原子ppm以下である薄膜トランジスタ。 Has a crystalline indium oxide semiconductor film, the content of the positive tetravalent or more metal elements relative to all the metal elements contained in the semiconductor film is not more than 10 atomic ppm TFT.

Description

本発明は、高純度な結晶質酸化インジウムからなる半導体膜を有する薄膜トランジスタ及びその製造方法に関する。 The present invention relates to a thin film transistor and a manufacturing method thereof having a semiconductor film made of a high-purity crystalline indium oxide.

近年、表示装置の発展は目覚ましく、液晶表示装置やEL表示装置等、種々の表示装置がパソコンやワープロ等のOA機器へ活発に導入されている。 In recent years, the development of display devices is remarkable, a liquid crystal display device or an EL display device or the like, a variety of display devices have been actively introduced to OA equipment such as personal computers and word processors. これらの表示装置は、いずれも表示素子を透明導電膜で挟み込んだサンドイッチ構造を有している。 These display devices each have a sandwich structure sandwiching a display element with a transparent conductive film.

上記の表示装置を駆動させる薄膜トランジスタ(TFT)等のスイッチング素子には、現在、シリコン系の半導体膜が主に使用されている。 The switching elements such as thin film transistors (TFT) for driving the display device, currently, the semiconductor film of silicon has been mainly used. それは、シリコン系薄膜の安定性、加工性の良さの他、スイッチング速度が速い等が良好なためである。 It stability of the silicon-based thin film, other processing of the good, because such high switching speed is good. このシリコン系薄膜は、一般に化学蒸気析出法(CVD)法により作製されている。 The silicon-based thin film, which are generally formed by a chemical vapor deposition (CVD) method.

しかしながら、シリコン系薄膜が非晶質の場合、スイッチング速度が比較的遅く、高速な動画等を表示する場合は画像を表示できないという難点を有している。 However, if the silicon-based thin film is amorphous, it has a drawback that the switching speed is relatively slow, when displaying fast moving, etc. can not display images. また、結晶質のシリコン系薄膜の場合には、スイッチング速度は比較的速いが、結晶化するために800℃以上の高温や、レーザーによる加熱等が必要であり、製造時に多大なエネルギーと工程を要する。 In the case of silicon-based thin film of the crystalline, the switching speed is relatively fast, high temperature or above 800 ° C. in order to crystallize, it requires heating with a laser, a great deal of energy and process at the time of manufacture required. また、シリコン系の薄膜は、電圧素子としても性能は優れているものの、電流を流した場合、その特性の経時変化が問題となっている。 The thin-film silicon-based, although also the performance is excellent as a voltage element, when a current is applied, aging of its characteristics in question.

シリコン系薄膜よりも安定性に優れるとともに、ITO膜と同等の光透過率を有する透明半導体膜を得るための材料等として、酸化インジウム、酸化ガリウム及び酸化亜鉛からなるスパッタリングターゲットや、酸化亜鉛と酸化マグネシウムからなる透明半導体薄膜が提案されている(例えば、特許文献1)。 Excellent in stability than silicon-based thin film, as a material for obtaining a transparent semiconductor film having an ITO film equivalent light transmittance such as indium oxide, or a sputtering target made of gallium oxide and zinc oxide, a zinc oxide oxide transparent semiconductor thin film made of magnesium has been proposed (e.g., Patent Document 1). 酸化インジウム、酸化ガリウム及び酸化亜鉛、又は酸化亜鉛と酸化マグネシウムからなる透明半導体膜は、弱酸でのエッチング性が非常に早い特徴を持っている。 Indium oxide, zinc gallium oxide and oxide, or a transparent semiconductor film of zinc oxide and magnesium oxide, the etching of a weak acid has a very early feature. しかしながら、金属薄膜のエッチング液でもエッチングされ、透明半導体膜上の金属薄膜をエッチングする場合に、同時にエッチングされてしまうことがあり、透明半導体膜上の金属薄膜だけを選択的にエッチングする場合には不適であった。 However, it etched in an etchant of the metal thin film, when etching the metal thin film on the transparent semiconductor film, may inadvertently be simultaneously etched, in the case of selectively etching only the metal thin film on the transparent semiconductor film It was unsuitable.

一方、酸化インジウムの結晶質を含む膜、特に多結晶膜は、酸素欠損を生成しやすく、成膜時の酸素分圧を上げたり、酸化処理等をしても、キャリヤー密度を2×10 +17 cm −3にすることが困難と考えられていた。 Meanwhile, a film containing crystalline indium oxide, particularly polycrystalline film is easy to produce oxygen deficient, raising the oxygen partial pressure during film formation, even when the oxidation treatment, the carrier density of 2 × 10 +17 it has been considered difficult to cm -3. そのために、半導体膜又はTFTとしての試みはほとんどなされていなかった。 Therefore, attempts as a semiconductor film or a TFT little was made.
また、特許文献2に酸化インジウムに正2価の金属酸化物を含有させたビックスバイト構造を有する酸化インジウム半導体膜が記載されている。 Further, indium oxide semiconductor film having a bixbyite structure which contains a positive divalent metal oxide indium oxide in Patent Document 2 is described. 正2価の金属酸化物を含有させることにより、キャリヤー濃度を低減する試みがなされている。 By incorporating the positive divalent metal oxide, an attempt to reduce the carrier concentration has been made. しかしながら、正2価の金属酸化物の場合、ビックスバイト構造のエネルギーバンド構造のバンドギャップ内に不純物順位を形成することがあり、これが、移動度を低下させる場合がある。 However, in the case of a positive divalent metal oxide, it may form an impurity rank in the band gap of the energy band structure of the bixbyite structure, which, in some cases reduce the mobility.

特許文献3には、結晶質の酸化インジウム薄膜を用いた薄膜トランジスタが記載されている。 Patent Document 3, a thin film transistor including an indium oxide thin film of crystalline is described. しかしながら、チャンネル部分のトラップ密度が高くなる場合があった。 However, there are cases where the trap density of the channel portion is increased. このため、S値を十分に低減できないことや、ノーマリーオンのトランジスタになる等の問題があった。 Therefore, and can not be sufficiently reduced S value, there is a problem that becomes transistors normally on. また、薄膜中のトラップ密度が高いと、トラップによりオフ電流値が十分低減できないという問題があった。 Further, when the trap density in the thin film is high, there is a problem that the off current value can not be sufficiently reduced by traps.
この点について、特許文献3では酸化インジウム薄膜の膜厚を20nmとすることにより、オフ電流値が低減できることが記載されている。 In this regard, by the 20nm film thickness of the indium oxide film in Patent Document 3, the off current value is described that can be reduced. しかしながら、膜厚を20nmに制御して、均一に、かつ大面積に成膜することは技術的に難しい。 However, by controlling the film thickness 20 nm, uniform, and it is technically difficult to deposition on a large area. そのため、薄膜トランジスタの特性がばらつく原因となる可能性があった。 Therefore, there is a possibility that cause the characteristics of the thin film transistor varies.

特開2004−119525号公報 JP 2004-119525 JP 国際公開第07/058248号パンフレット International Publication No. 07/058248 pamphlet 特開2008−130814号公報 JP 2008-130814 JP

本発明の目的は、結晶質酸化インジウムからなる半導体膜を使用した薄膜トランジスタであって、半導体膜のトラップ密度を低減することにより高性能な薄膜トランジスタを提供することである。 An object of the present invention is a thin film transistor using a semiconductor film made of crystalline indium oxide, it is to provide a high-performance thin-film transistor by reducing the trap density of the semiconductor film.

本発明者らは、結晶質酸化インジウムからなる半導体膜の不純物、具体的には、正4価以上の金属元素が半導体膜のトラップ密度に影響を与えることを見出した。 The present inventors have found that the impurity semiconductor film made of crystalline indium oxide, specifically, the positive tetravalent or more metal elements were found to affect the trap density of the semiconductor film. そして、この金属元素の含有率を所定値以下とすることにより、高性能な薄膜トランジスタが得られることをつきとめ、本発明を完成させた。 By setting the content of the metal element than a predetermined value, ascertained that high-performance thin film transistor is obtained, thereby completing the present invention.

本発明によれば、以下の薄膜トランジスタ等が提供される。 According to the present invention, the thin film transistor or the like is provided below.
1. 1. 結晶質酸化インジウム半導体膜を有し、前記半導体膜に含まれる全金属元素に対する正4価以上の金属元素の含有率が10原子ppm以下である薄膜トランジスタ。 Has a crystalline indium oxide semiconductor film, the content of the positive tetravalent or more metal elements relative to all the metal elements contained in the semiconductor film is not more than 10 atomic ppm TFT.
2. 2. 結晶質酸化インジウム半導体膜を有し、前記半導体膜に含まれる全金属元素に対する正4価以上の金属元素の含有率が1原子ppm以下である薄膜トランジスタ。 Has a crystalline indium oxide semiconductor film, the content of the positive tetravalent or more metal elements relative to all the metal elements contained in the semiconductor film is less than 1 atomic ppm TFT.
3. 3. 結晶質酸化インジウム半導体膜を有し、前記半導体膜に含まれる全金属元素に対する正4価以上の金属元素の含有率が0.1原子ppm以下である薄膜トランジスタ。 Has a crystalline indium oxide semiconductor film, the content of the positive tetravalent or more metal elements relative to all the metal elements contained in the semiconductor film is not more than 0.1 atomic ppm TFT.
4. 4. 前記正4価以上の金属元素がSnである1〜3のいずれかに記載の薄膜トランジスタ。 The thin film transistor according to any one of 1 to 3 the positive tetravalent or more metal element is Sn.
5. 5. さらに、前記半導体膜に含まれる全金属元素に対する正2価以下の金属元素の含有率が50原子ppm以下である1〜4のいずれかに記載の薄膜トランジスタ。 Further, the thin film transistor according to any content of 1-4 at most 50 atomic ppm of a positive divalent following metal element with respect to all the metal elements contained in the semiconductor film.
6. 6. チャンネルエッチ型である1〜5のいずれかに記載の薄膜トランジスタ。 The thin film transistor according to any one of 1 to 5 is a channel-etch type.
7. 7. エッチストッパー型である1〜5のいずれかに記載の薄膜トランジスタ。 The thin film transistor according to any one of 1 to 5 which is an etching stopper type.
8. 8. 純度が99.99原子%以上の酸化インジウムターゲットを用いて半導体膜を成膜する成膜工程と、前記半導体膜を酸化処理する工程、及び/又は前記半導体膜を結晶化する工程を含む、1〜7のいずれかに記載の薄膜トランジスタの製造方法。 Purity comprising the step of crystallizing a film forming step of forming a semiconductor film, a step of oxidizing the said semiconductor layer, and / or the semiconductor film by using an indium oxide target 99.99 atomic%, 1 method for fabricating the thin film transistor according to any one of to 7.
9. 9. 前記酸化インジウムターゲットの純度が99.995原子%以上である8に記載の薄膜トランジスタの製造方法。 The method for producing a thin film transistor according to the purity of the indium oxide target is 99.995 atomic percent or more and 8.
10. 10. 前記成膜工程をスパッタリングで実施し、スパッタリング中の雰囲気の酸素濃度を5〜20体積%とする8又は9に記載の薄膜トランジスタの製造方法。 Wherein the film-forming step was carried out by sputtering, a thin film transistor manufacturing method according to 8 or 9 oxygen concentration 5 to 20% by volume of the atmosphere during sputtering.
11. 11. 前記半導体膜を酸素の存在下に、150〜450℃で0.1〜1200分間熱処理する8〜10のいずれかに記載の薄膜トランジスタの製造方法。 Said semiconductor film in the presence of oxygen, a thin film transistor manufacturing method according to any one of 8 to 10 heat-treated at 150 to 450 ° C. .1 to 1,200 minutes.

本発明によれば、結晶質酸化インジウム薄膜の不純物濃度が低いことにより、薄膜中、特にチャンネル部分のトラップ密度を少なくできる。 According to the present invention, by the impurity concentration of the crystalline indium oxide thin film is low, in the thin film, in particular less trap density of the channel portion. その結果、S値を十分低減することができる。 As a result, it is possible to sufficiently reduce the S value.

本発明のチャンネルエッチ型薄膜トランジスタの実施形態を示す概略断面図である。 It is a schematic sectional view showing an embodiment of a channel etch type thin film transistor of the present invention. 本発明のエッチストッパー型薄膜トランジスタの実施形態を示す概略断面図である。 It is a schematic sectional view showing an embodiment of the etch-stopper TFT of the present invention. 実施例1で作製したチャンネルエッチ型薄膜トランジスタの概略断面図である。 It is a schematic cross-sectional view of a channel etch type thin film transistor fabricated in Example 1. 実施例1で作製した薄膜トランジスタの出力曲線を示す図である。 Is a diagram showing an output curve of the thin film transistor manufactured in Example 1. 実施例1で作製した薄膜トランジスタの伝達曲線を示す図である。 It illustrates a transfer curve of a thin film transistor fabricated in Example 1. 実施例3で作製したエッチストッパー型薄膜トランジスタの概略断面図である。 It is a schematic cross-sectional view of an etch stopper type thin film transistor manufactured in Example 3. 実施例5で作製した薄膜トランジスタの伝達曲線を示す図である。 It illustrates a transfer curve of the thin film transistor manufactured in Example 5.

本発明の薄膜トランジスタ(TFT)は、結晶質酸化インジウム半導体膜を有し、半導体膜に含まれる全金属元素に対する正4価以上の金属元素の含有率が10原子ppm以下であることを特徴とする。 Thin film transistor of the present invention (TFT) has a crystalline indium oxide semiconductor film, the content of the positive tetravalent or more metal elements to the total metal elements contained in the semiconductor film is equal to or less than 10 atomic ppm .

図1は、本発明の薄膜トランジスタの実施形態を示す概略断面図である。 Figure 1 is a schematic sectional view showing an embodiment of a thin film transistor of the present invention.
薄膜トランジスタ1は、基板10及び絶縁膜30の間にゲート電極20を挟持しており、ゲート絶縁膜30上には半導体膜40が活性層として積層されている。 Thin film transistor 1 is held between the gate electrode 20 between the substrate 10 and the insulating film 30, on the gate insulating film 30 is a semiconductor film 40 are stacked as the active layer. さらに、半導体膜40の端部付近を覆うようにしてソース電極50及びドレイン電極52がそれぞれ設けられている。 Further, the source electrode 50 and drain electrode 52 are respectively provided so as to cover the vicinity of the end portion of the semiconductor film 40. 半導体膜40、ソース電極50及びドレイン電極52で囲まれた部分にチャンネル部60を形成している。 Semiconductor film 40 to form a channel portion 60 in a portion surrounded by the source electrode 50 and drain electrode 52.
尚、図1の薄膜トランジスタ1はいわゆるチャンネルエッチ型薄膜トランジスタである。 Incidentally, the thin film transistor 1 in FIG. 1 is a so-called channel etched thin film transistor. 本発明の薄膜トランジスタは、チャンネルエッチ型薄膜トランジスタに限定されず、本技術分野で公知の素子構成を採用できる。 The thin film transistor of the present invention is not limited to the channel etch type thin film transistor, it can be adopted a known device structure in the art.

図2は、本発明の薄膜トランジスタの他の実施形態を示す概略断面図である。 Figure 2 is a schematic sectional view showing another embodiment of a thin film transistor of the present invention. 尚、上述した薄膜トランジスタ1と同じ構成部材には同じ番号を付し、その説明を省略する。 Incidentally, denoted by the same numerals to the same components as the thin-film transistor 1 described above, description thereof will be omitted.
薄膜トランジスタ2は、エッチストッパー型の薄膜トランジスタである。 TFT 2 is an etch stopper type thin film transistor. 薄膜トランジスタ2は、チャンネル部60を覆うようにエッチストッパー70が形成されている点を除き、上述した薄膜トランジスタ1と同じ構成である。 TFT 2 so as to cover the channel portion 60 except that the etch stop 70 is formed, the same configuration as the thin-film transistor 1 described above. 半導体膜40の端部付近及びエッチストッパー70の端部付近を覆うようにしてソース電極50及びドレイン電極52がそれぞれ設けられている。 The source electrode 50 and drain electrode 52 so as to cover the vicinity of the end portion of the end portion near and etch stopper 70 of the semiconductor film 40 are provided, respectively.

本発明では半導体膜40に、高純度な結晶質酸化インジウムからなる薄膜を使用する。 The semiconductor film 40 in the present invention, a thin film made of a high-purity crystalline indium oxide. ここで、高純度とは、結晶質酸化インジウム薄膜が不純物として、正4価以上の金属元素を実質的に含まないことを意味する。 Here, the high purity, it means that the crystalline indium oxide thin film as impurities, does not contain a positive tetravalent or higher metal element substantially. 具体的には、半導体膜を形成する全金属元素に占める正4価以上の金属元素の含有率が10原子ppm以下であることを意味する。 Specifically, the content of the positive tetravalent or more metal elements in the total metal elements to form a semiconductor film is meant that more than 10 atomic ppm. これらの含有率を極めて低くすることにより、薄膜中や絶縁膜−半導体膜界面におけるトラップ密度を低減することができる。 By these content very low, thin film or an insulating film - can be reduced trap density in the semiconductor film interface. その結果、S値を低減することができる。 As a result, it is possible to reduce the S value.

薄膜中の不純物は電子の散乱に寄与し、移動度の低下を引き起こす。 Impurities in the film contributes to the scattering of electrons, causing a decrease in mobility. 不純物濃度が低ければ散乱を抑制し、酸化インジウムが本来有する高い移動度を維持することができる。 At low impurity concentration suppresses scattering, it is possible to maintain high mobility with indium oxide originally.
また、不純物により結晶構造に乱れが生じ、酸素欠損を十分低減することができずにノーマリーオン動作を示す薄膜トランジスタになる場合がある。 Also, disturbances in the crystal structure is caused by impurities, it may be a thin film transistor showing a normally-on operation of the oxygen deficiency in can not be sufficiently reduced. 本発明では、不純物濃度が極めて低い結晶質酸化インジウムの半導体膜を使用するので、ノーマリーオフで、高移動度、低オフ電流値、さらにS値が低く高い動作安定性を示す高性能な薄膜トランジスタが得られる。 In the present invention, since the impurity concentration using the semiconductor film of extremely low crystalline indium oxide, a normally-off, high-performance thin film transistor shown high mobility, low off current value, a higher operational stability low S value It is obtained.
尚、本発明においてノーマリーオフとは、閾値電圧の値が負(正)である場合と定義する。 Incidentally, the normally-off in the present invention, is defined as when the value of the threshold voltage is negative (positive). 閾値電圧は伝達曲線(Id−Vg)のグラフのX切片から求める。 Threshold voltage is obtained from the X-intercept of the graph of the transfer curve (Id-Vg).

特に、正4価以上の金属元素の含有率を10原子ppm以下とすることにより、室温付近における半導体膜のキャリヤー密度を2×10 +17 cm −3未満に保つことが可能となる。 In particular, by the content of the positive tetravalent or more metal elements and less than 10 atomic ppm, it is possible to maintain the carrier density of the semiconductor film in the vicinity of room temperature to less than 2 × 10 +17 cm -3. これにより、良好な薄膜トランジスタ特性が得られる。 Thus, excellent TFT characteristics can be obtained.
尚、半導体膜のキャリヤー密度は、室温付近において好ましくは2×10 +17 cm −3未満である。 Incidentally, the carrier density of the semiconductor film is preferably at around room temperature is less than 2 × 10 +17 cm -3. キャリヤー密度が2×10 +17 cm −3以上では、TFTとして駆動しないおそれがある。 The carrier density of 2 × 10 +17 cm -3 or more, it may not be driven as a TFT. また、TFTとして駆動したとしても閾値電圧がマイナスに大きくノーマリーオンを示したり、On/Off比が小さくなる場合がある。 Also, or indicates a large normally-on threshold voltage is negative even if driven as TFT, there is a case where On / Off ratio decreases.
正2価以下の金属元素の含有率を50原子ppm以下とすることにより、得られるTFTの移動度を高くすることができる。 The content of the positive divalent following metal element by the following 50 atomic ppm, it is possible to increase the mobility of the resulting TFT.

正4価以上の金属元素及び正2価以下の金属元素は、薄膜内において、金属酸化物として存在している。 Positive tetravalent or more metal elements and a positive divalent following metallic elements in the film are present as the metal oxide.
半導体膜に含まれる正4価以上の金属酸化物としては、酸化チタン、酸化ジルコニウム、酸化ハフニウム、酸化バナジウム、酸化ニオブ、酸化タンタル、酸化クロム、酸化モリブデン、酸化タングステン、酸化マンガン、等の正4価以上の重金属酸化物、及び酸化ケイ素、酸化ゲルマニウム、酸化スズ、酸化鉛、酸化アンチモン、酸化ビスマス、酸化セリウムから選択される1種又は2種以上の酸化物である。 The positive tetravalent or more metal oxides contained in the semiconductor film, titanium oxide, zirconium oxide, hafnium oxide, vanadium oxide, niobium oxide, tantalum oxide, chromium oxide, molybdenum oxide, tungsten oxide, manganese oxide, positive 4 etc. valence more heavy metal oxides, and silicon oxide, germanium oxide, tin oxide, lead oxide, antimony oxide, bismuth oxide, one or more oxides selected from cerium oxide. これらの酸化物は、結晶中に取り込まれた場合には、キャリヤーを発生する場合がある。 These oxides, when incorporated in the crystal may occur the carrier. その結果、室温付近の温度においてのキャリヤー密度を、2×10 +17 cm −3未満に制御できない場合がある。 As a result, it may not be controlled carrier density of at around room temperature, to less than 2 × 10 +17 cm -3.
上記金属酸化物のうち、特に、酸化チタン、酸化ジルコニウム、酸化スズ、は、厳密に管理することが好ましい。 Among the metal oxides, in particular, titanium oxide, zirconium oxide, tin oxide, is preferably strictly controlled.

半導体膜に含まれる正2価以下の金属酸化物としては、酸化リチウム、酸化ナトリウム、酸化カリウム、酸化ルビジウム、酸化セシウム、酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、酸化バリウム、等の正2価以下のアルカリ、アルカリ土類属酸化物、及び酸化亜鉛、から選択される1種又は2種以上の酸化物である。 The positive divalent following metal oxides contained in the semiconductor film, lithium oxide, sodium oxide, potassium oxide, rubidium oxide, cesium oxide, magnesium oxide, calcium oxide, strontium oxide, barium oxide, etc. positive divalent following alkali, alkaline earth genus oxide, and zinc oxide, one or more oxides selected from. これらの酸化物は、結晶中に取り込まれた場合には、バンドギャップ内に不純物順位を形成する場合がある。 These oxides, when incorporated in the crystal may form an impurity rank in the band gap. その結果、キャリヤートラップが発生し、移動度が低下する場合がある。 As a result, the carrier trap occurs, the mobility is decreased.
上記金属酸化物のうち、特に、酸化ナトリウム、酸化カリウム、酸化マグネシウム、酸化カルシウム、酸化亜鉛は、厳密に管理することが好ましい。 Among the metal oxides, in particular, sodium oxide, potassium oxide, magnesium oxide, calcium oxide, zinc oxide, it is preferable to strictly control.

本発明において、半導体膜の全金属元素に対する正4価以上の金属酸化物の金属元素(M4)の含有率は、10原子ppm以下であり、好ましくは5原子ppm以下であり、より好ましくは1原子ppm以下であり、さらに好ましくは0.5原子ppm以下であり、特に好ましくは0.1原子ppm以下である。 In the present invention, the content of the metal elements of positive tetravalent or more metal oxides to the total metal elements of the semiconductor film (M4) is 10 atomic ppm or less, preferably 5 atomic ppm or less, more preferably 1 and the atomic ppm or less, still more preferably not more than 0.5 atomic ppm, particularly preferably at most 0.1 atomic ppm. 原子比が10原子ppm超では、キャリヤー密度が2×10 +17 cm −3以上になる場合があり、TFT特性として作動しなくなる場合がある。 The atomic ratio of 10 atomic ppm, greater than might carrier density is 2 × 10 +17 cm -3 or more, ceasing to operate as TFT characteristics. また、TFTとして駆動したとしても閾値電圧がマイナスに大きくなりノーマリーオンを示したり、オフ電流値が増加しOn/Off比が小さくなる場合がある。 Further, in some cases or showed a greater becomes normally-on threshold voltage is negative even if driven as TFT, is increased off current value On / Off ratio decreases. また薄膜中、及び(又は)絶縁膜−半導体膜の界面のトラップ密度が増加し、S値が増大するおそれがある。 Also in the thin film, and (or) the insulating film - trap density at the interface of the semiconductor film is increased, there is a possibility that S value increases.

M4のうち、特にSnの含有率が高い場合、元素の酸化力が強いため、キャリヤー密度が増加し、TFTとして駆動したとしても閾値電圧がマイナスに大きくなりノーマリーオンを示したり、オフ電流値が増加しOn/Off比が小さくなる場合がある。 Of M4, especially high content of Sn, a strong oxidizing power of the element, the carrier density is increased, or indicate an increase becomes normally-on threshold voltage is negative even if driven as TFT, the off current value there is sometimes increased On / Off ratio decreases. また薄膜中、及び(又は)絶縁膜−半導体膜の界面のトラップ密度が増加し、S値が増大するおそれがある。 Also in the thin film, and (or) the insulating film - trap density at the interface of the semiconductor film is increased, there is a possibility that S value increases. Snの含有率は好ましくは1原子ppm以下であり、さらに好ましくは0.5原子ppm以下であり、特に好ましくは0.1原子ppm以下である。 The content of Sn is preferably not more than 1 atomic ppm, more preferably less than 0.5 atomic ppm, particularly preferably at most 0.1 atomic ppm.

本発明において、半導体膜の全金属元素に対する正2価以下の金属酸化物の金属元素(M2)の含有率は、50原子ppm以下であることが好ましい。 In the present invention, the content of the metal elements of the positive divalent following metal oxide to the total metal elements of the semiconductor film (M2) is preferably not more than 50 atomic ppm. 原子比が50原子ppm超では、移動度が低くなる場合があり、TFT特性として作動しなくなる場合がある。 The atomic ratio of 50 atomic ppm, greater than might low mobility, ceasing to operate as TFT characteristics. また薄膜中、及び(又は)絶縁膜−半導体膜の界面のトラップ密度が増加し、S値が増大するおそれがある。 Also in the thin film, and (or) the insulating film - trap density at the interface of the semiconductor film is increased, there is a possibility that S value increases.
金属元素(M2)の比率は、より好ましくは、10原子ppm以下であり、さらに好ましくは5原子ppm以下であり、特に好ましくは1原子ppm以下である。 Ratio of the metal element (M2) is more preferably 10 atomic ppm or less, still more preferably not more than 5 atomic ppm, particularly preferably not more than 1 atomic ppm.

金属元素(M)の比率は、ICP−Mass(Inductively Coupled Plasma Mass)測定により、各元素の存在量を測定することで求めることができる。 The ratio of the metal element (M) is the ICP-Mass (Inductively Coupled Plasma Mass) measurements can be determined by measuring the abundance of each element.
また、金属元素(M)比率は、例えば、半導体膜を形成する際に使用するスパッタリングターゲットの各元素の存在量を調整することで実施できる。 Further, the metal element (M) ratio, for example, be carried out by adjusting the abundance of each element in the sputtering target used in forming the semiconductor film. 半導体膜の組成は、スパッタリングターゲットの組成とほぼ一致する。 Composition of the semiconductor film is substantially coincident with the composition of the sputtering target.

本発明では、結晶質酸化インジウム半導体膜を使用することにより、ソース電極50及びドレイン電極52のエッチングの際に、半導体膜がエッチングされることを抑制できる。 In the present invention, by using a crystalline indium oxide semiconductor film, the etching of the source electrode 50 and drain electrode 52, it can be suppressed semiconductor film is etched. また、TFTの耐久性を高くできる。 In addition, possible to increase the durability of the TFT.
尚、「結晶質膜」とは、X線回折により、結晶ピークを確認できることで確認できる膜である。 The "crystalline film", by X-ray diffraction, a film can be confirmed by can see the crystal peaks.
結晶質膜は、単結晶膜、エピタキシャル膜及び多結晶膜のいずれであってもよく、工業生産が容易かつ大面積化が可能であることから、好ましくはエピタキシャル膜及び多結晶膜であり、特に好ましくは多結晶膜である。 Crystalline film is a single crystal film may be any of an epitaxial layer and the polycrystalline layer, since the industrial production is possible easy and a large area, preferably epitaxial layer and the polycrystalline layer, in particular preferably is a polycrystalline film.

結晶質膜が多結晶膜の場合、当該多結晶膜がナノクリスタルからなることが好ましい。 If the crystalline film is a polycrystalline film, it is preferable that the polycrystalline film is composed of nanocrystals. X線回折からScherrer's equationを用いて求めた平均結晶粒径は通常500nm以下、好ましくは300nm以下、より好ましくは150nm以下、さらに好ましくは80nm以下である。 The average grain diameter determined by using the Scherrer's equation from X-ray diffraction is generally 500nm or less, preferably 300nm or less, more preferably 150nm or less, more preferably 80nm or less. 500nmより大きいとトランジスタを微細化した際のばらつきが大きくなるおそれがある。 It may fluctuate when the 500nm larger than transistor miniaturized increases.

本発明の薄膜トランジスタにおいて、基板、ゲート電極、ゲート絶縁膜、ソース・ドレイン電極等の構成部材は、公知のものが使用でき、特に限定されない。 In the thin film transistor of the present invention, the substrate, a gate electrode, a gate insulating film, construction members such as the source and drain electrodes may be used known ones, not specifically limited.
例えば、各電極にはAl、Cu、Au等の金属薄膜が使用でき、ゲート絶縁膜には、酸化シリコン膜、酸化ハフニウム膜等の酸化物薄膜を使用できる。 For example, each electrode Al, Cu, can be used a metal thin film such as Au, the gate insulating film, a silicon oxide film, an oxide thin film such as a hafnium oxide film can be used.

続いて、本発明の薄膜トランジスタの製造方法を説明する。 Next, a method for manufacturing the thin film transistor of the present invention.
本発明の製造方法は、酸化インジウム半導体膜を成膜する成膜工程と、半導体膜を酸化処理する工程、及び/又は結晶化する工程を含む。 Production method of the present invention includes a film forming step of forming an indium oxide semiconductor film, a step of oxidizing the semiconductor films, and / or the step of crystallizing. 尚、ゲート電極、ゲート絶縁膜、ソース・ドレイン電極等の構成部材は、公知の方法により形成できる。 The gate electrode, the gate insulating film, construction members such as the source and drain electrodes can be formed by a known method.

例えば、基板上にAl、Cu、Au等の金属薄膜からなるゲート電極を形成し、その上に、酸化シリコン膜、酸化ハフニウム膜等からなる酸化物薄膜をゲート絶縁膜として形成する。 For example, a gate electrode made of a metal thin film of Al, Cu, Au or the like on the substrate, on which a silicon oxide film, an oxide thin film made of a hafnium oxide film or the like as the gate insulating film. その上に、金属マスクを装着して必要な部分だけに酸化インジウム膜からなる半導体膜を形成する。 Thereon, a semiconductor film made of only indium oxide film required portion fitted with a metal mask. その後、金属マスクを用いて、必要部分にソース・ドレイン電極を形成することで、薄膜トランジスタを製造することができる。 Then, using a metal mask, by forming the source and drain electrodes in a necessary portion, it is possible to manufacture a thin film transistor.

半導体膜の成膜は、スパッタ法、イオンプレーティング法、蒸着法等がある。 Deposition of the semiconductor film, a sputtering method, an ion plating method, a vapor deposition method or the like. このなかでは、スパッタ法が好ましい。 Among this, the sputtering method is preferable.
スパッタリングでは、焼結ターゲットを用いる方法が好ましい。 The sputtering method using a sintered target is preferable. 具体的に、99.99原子%以上、又は99.995原子%(4N)以上の高純度酸化インジウムの焼結ターゲットが好ましい。 Specifically, 99.99 atomic% or 99.995 atom% (4N) or more sintered target of high purity indium oxide are preferred. 焼結ターゲットは、本技術分野において公知の方法により製造できる。 Sintered target can be prepared by methods known in the art.
高純度の酸化インジウム焼結体ターゲットを用いることにより、不純物濃度の極めて低い結晶質酸化インジウム薄膜を得ることができる。 By using a high-purity indium oxide sintered body target, it is possible to obtain a very low crystalline indium oxide thin film of the impurity concentration.

スパッタリングの条件は、使用するターゲットや、半導体膜の膜厚等にあわせて適宜調整することができる。 Conditions of the sputtering, the target or to be used can be appropriately adjusted in accordance with the thickness of the semiconductor film. スパッタリング方法は、RFスパッタ法、DCスパッタ法、ACスパッタ法が使用できる。 Sputtering method, RF sputtering, DC sputtering, AC sputtering can be used. 中でも、DCスパッタ法、ACスパッタ法が、成膜速度も速く、好ましい。 Among them, DC sputtering, AC sputtering method, the deposition rate is fast, preferred.
成膜中に酸素を存在させることが好ましい。 It is preferred that the presence of oxygen during film formation. スパッタ中に酸素を存在させることにより、次工程の酸化処理にて、効果的に酸化処理することが出来る。 The presence of oxygen in the sputtering, at the oxidation process of the next step, effectively oxidized to it is possible.
スパッタリング中の雰囲気の酸素濃度は5〜20体積%であることが好ましく、さらに前記酸素濃度7〜17%であることが好ましく、特に8〜14体積%であることが好ましい。 Preferably the oxygen concentration in the atmosphere during sputtering is 5-20 vol%, is preferably further the oxygen concentration 7-17%, particularly preferably 8-14% by volume.

本発明の薄膜トランジスタの製造方法では、半導体膜の形成後、薄膜を酸化処理する工程、及び/又は薄膜を結晶化する工程を行う。 The method for fabricating the thin film transistor of the present invention, after the formation of the semiconductor film, a step of crystallizing step oxidation treatment, and / or a thin film membrane.
半導体膜の結晶化及び酸化処理には、酸素の存在下にランプアニ―ル装置、レーザーアニール装置、熱風加熱装置、接触加熱装置等を用いることが出来る。 The crystallization and oxidation of the semiconductor film, Ranpuani the presence of oxygen - Le device, a laser annealing apparatus, a hot air heating device, contact heating device or the like can be used.
半導体膜を酸素の存在下に、150〜450℃、0.1〜1200分の条件で熱処理することが好ましい。 The semiconductor film in the presence of oxygen, 150 to 450 ° C., it is preferred to heat treatment under conditions of 0.1 to 1200 minutes. 150℃未満では、半導体膜が十分に結晶化しない場合があり、450℃超では、基板や半導体膜にダメージを与える場合がある。 Is less than 0.99 ° C., there is a case where the semiconductor film is not sufficiently crystallized, the 450 ° C. greater, may damage the substrate or a semiconductor film. 熱処理温度は、180℃〜350℃がさらに好ましく、特に200℃〜300℃が好ましい。 The heat treatment temperature is more preferably 180 ° C. to 350 ° C., particularly 200 ° C. to 300 ° C. are preferred.
また、熱処理時間が0.1分未満では、熱処理時間が短すぎて膜の結晶化が不十分となる場合があり、1200分超では時間が掛かりすぎ生産的ではない。 The heat treatment time is less than 0.1 minutes, there is a case where crystallization of the film is too short heat treatment time is insufficient, the 1200 minutes than not productive too time consuming. 熱処理時間は、1分〜600分がさらに好ましく、特に5分〜60分が好ましい。 Heat treatment time is more preferably 1 minute to 600 minutes, particularly 5 to 60 minutes is preferred.
尚、半導体膜の結晶化及び/又は酸化処理は、半導体膜の形成後、すぐに実施してもよく、また、ソース・ドレイン電極等、他の構成部材の形成後に実施してもよい。 Note that crystallization and / or oxidation of the semiconductor film after formation of the semiconductor film may be performed immediately, The source and drain electrode may be performed after formation of the other components.

本発明の製造方法は、特に、チャンネルエッチ型の薄膜トランジスタの製造方法に適している。 Production method of the present invention is particularly suitable for the production method of the channel-etched thin film transistor. 本発明の半導体膜は結晶質であるため、Al等の金属薄膜からソース・ドレイン電極及びチャンネル部を形成する方法として、フォトリソグラフィーを使用したエッチング工程を採用できる。 Since the semiconductor film of the present invention is crystalline, as a method for forming the source and drain electrodes and a channel portion of a metal thin film such as Al, it may be employed etching process using photolithography. 即ち、金属薄膜を除去するエッチング液では、半導体膜はエッチングされず、金属薄膜を選択的にエッチングできる。 That is, in the etching solution for removing the metal thin film, the semiconductor film is etched, the metal thin film can be selectively etched. 尚、エッチストッパー型の薄膜トランジスタの製造方法であってもよい。 It is also a process for the preparation of etch stopper type thin film transistor.

実施例において、「ppm」は原子ppmを意味する。 In Examples, "ppm" means atomic ppm.
実施例1 Example 1
(A)薄膜トランジスタの作製 図3に示すチャンネルエッチ型の薄膜トランジスタを作製した。 (A) was produced channel etch thin film transistor shown in producing Figure 3 of a thin film transistor.
100nm厚みの熱酸化膜(SiO 膜)付きの導電性シリコン基板10を使用した。 Using a thermal oxide film (SiO 2 film) with a conductive silicon substrate 10 of 100nm thickness. 熱酸化膜がゲート絶縁膜30として機能し、導電性シリコン部がゲート電極20として機能する。 Thermal oxide film functions as a gate insulating film 30, the conductive silicon portion functions as a gate electrode 20.
ゲート絶縁膜30上に、純度が4N以上の高純度酸化インジウム(湘南電子材料研究所作製)からなるターゲット(正4価以上の金属元素:Sn,Ti,Zrの総合計:0.09ppm(Sn:0.02ppm)、正2価以下の金属元素:Na,K,Mg,Znの総合計:0.8ppm)を用いて、スパッタリング法で50nmの半導体膜40を成膜した。 On the gate insulating film 30, purity composed of high-purity indium oxide or 4N (Shonan Electronic Materials Institute produced) target (positive tetravalent or more metal elements: Sn, Ti, the total sum of Zr: 0.09 ppm (Sn : 0.02 ppm), positive divalent following metal element: Na, K, Mg, total sum of Zn: 0.8 ppm) was used to deposit a 50nm semiconductor film 40 by a sputtering method.
尚、ターゲットの不純物はICP−Mass(Inductively Coupled Plasma Mass)により測定した。 The impurity of the target was determined by ICP-Mass (Inductively Coupled Plasma Mass).
スパッタリングは、背圧が5×10 −4 Paとなるまで真空排気したあと、アルゴン9.0sccm、酸素1.0sccmを流しながら、圧力を0.2Paに調整し、T−S間距離を10cm、基板温度を室温とし、スパッタパワー100Wにて行った。 Sputtering, after evacuated to the back pressure becomes 5 × 10 -4 Pa, argon 9.0Sccm, while flowing oxygen 1.0 sccm, the pressure was adjusted to 0.2 Pa, 10 cm distance between T-S, a substrate temperature of room temperature was carried out at sputtering power 100W.

半導体膜40の上に金属マスクを設置し、ソース・ドレイン電極間間隙(L)が200μm、幅(W)が1000μmのチャンネル部60が形成されるように、チャンネル部60の両端部付近に、金を蒸着してソース電極50及びドレイン電極52を形成した。 The metal mask was placed on the semiconductor film 40, so that the source-drain interelectrode gap (L) is 200 [mu] m, the channel portion 60 width (W) is 1000μm in is formed in the vicinity of both ends of the channel portion 60, forming the source electrode 50 and drain electrode 52 by depositing gold.
その後、熱風加熱炉内で、空気中、300℃で1時間熱処理し、薄膜トランジスタを作製した。 Thereafter, a hot air heating furnace, in air, heat treated for 1 hour at 300 ° C., to produce a thin film transistor.
この薄膜トランジスタの電界効果移動度は60cm /V・sec、On/Off比は5×10 であり、閾値電圧(Vth)は7.1V、S値は1.1V/dec. Field effect mobility of the thin film transistor is 60cm 2 / V · sec, On / Off ratio was 5 × 10 6, the threshold voltage (Vth) is 7.1 V, S value is 1.1V / dec. で、ノーマリーオフの特性を示す薄膜トランジスタであった。 In, it was a thin film transistor showing a normally-off characteristics. また、出力特性は明瞭なピンチオフを示した。 The output characteristics showed a clear pinch-off.
実施例及び比較例について、半導体膜形成に使用したターゲットの不純物量、素子構成、及び薄膜トランジスタの性能を表1に示す For Examples and Comparative Examples are shown impurity amount of the target used for the semiconductor film formation, the device structure, and performance characteristics of the thin-film transistor in Table 1

(B)半導体膜の評価 石英ガラス基板上に、上記(A)のスパッタリングと同じ条件にて半導体膜を形成した。 (B) into the semiconductor film of the evaluation on a quartz glass substrate to form a semiconductor film under the same conditions as the sputtering of the (A). この半導体膜は非晶質であった。 The semiconductor film was amorphous. その後、熱風加熱炉内で、空気中、300℃で1時間熱処理した。 Thereafter, a hot air heating furnace, in air, and heat treated for one hour at 300 ° C.. 得られた半導体膜のX線回折(XRD)測定をしたところ、酸化インジウムのビックスバイト構造のピークが観察された。 Was the X-ray diffraction (XRD) measurement of the obtained semiconductor film, the peak of the bixbyite structure of indium oxide was observed. これにより、半導体膜が結晶質であることが確認できた。 As a result, the semiconductor film was confirmed to be crystalline.
尚、半導体膜の熱処理条件を、空気中、450℃で5時間とし、同じくXRD測定した。 Incidentally, the heat treatment conditions of the semiconductor film, in air, and 5 hours at 450 ° C., and also XRD measurements. 300℃にて熱処理したXRDのピーク強度を比較したところ、300℃で得られたピーク強度は、450℃で得られたピーク強度の約98%であった。 A comparison of peak intensities of XRD heat-treated at 300 ° C., the peak intensity obtained at 300 ° C., was about 98% of the obtained peak intensity at 450 ° C..

実施例1で作製した薄膜トランジスタの出力曲線を図4に、伝達曲線を図5に示す。 The output curve of the thin film transistor manufactured in Embodiment 1 in FIG. 4 shows a transfer curve in FIG. 図4は、ゲート電圧(Vgs)を−5V〜25Vと変更したときの、ドレイン電圧(Vds)と同電流(Ids)の関係を示したものである。 4, when the gate voltage (Vgs) to change the -5V~25V, in which the drain voltage (Vds) shows the relationship of the current (Ids). 図5は、ゲート電圧(Vgs)とドレイン電流(Ids)の関係を示したものであり、白丸からなる線は、ゲート電圧に対するドレイン電流を1/2乗した曲線であり、黒丸からなる線は、ゲート電圧に対するドレイン電流を示す曲線である。 Figure 5 is for the gate voltage (Vgs) that shows the relationship between the drain current (Ids), the line consisting of white circles, the drain current versus gate voltage is 1/2 squared curve, a line consisting of black circles is a curve showing the drain current versus gate voltage.
図4及び図5において、「XE−Y」はX×10 −Yを意味する。 4 and 5, "XE-Y" means X × 10 -Y. 例えば、1.0E−05は1.0×10 −5である。 For example, 1.0E-05 is 1.0 × 10 -5.

実施例2 Example 2
スパッタリングターゲットとして、高純度酸化インジウムからなるターゲット(正4価以上の金属元素:Sn,Ti,Zrの総合計:0.4ppm(Sn:0.1ppm)、正2価以下の金属元素:Na,K,Mg,Znの総合計:3ppm)、湘南電子材料研究所作製]を用いた他は、実施例1と同様にして、薄膜トランジスタを作製した。 As a sputtering target, a target made of high purity indium oxide (positive tetravalent or more metal elements: Sn, Ti, the total sum of Zr: 0.4ppm (Sn: 0.1ppm), positive divalent following metal element: Na, K, Mg, total sum of Zn: 3 ppm), except for using Shonan electronic materials Institute produced], the same procedure as in example 1 to prepare a thin film transistor.
この薄膜トランジスタの電界効果移動度は52cm /V・sec、On/Off比は10 であり、Vthは5.5V、S値は1.5V/dec. Field effect mobility of the thin film transistor is 52cm 2 / V · sec, On / Off ratio is 10 6, Vth is 5.5V, S value is 1.5V / dec. で、ノーマリーオフの特性を示す薄膜トランジスタであった。 In, it was a thin film transistor showing a normally-off characteristics. また、出力特性は明瞭なピンチオフを示した。 The output characteristics showed a clear pinch-off.
また、半導体膜は結晶質性であった。 Further, the semiconductor film was crystalline properties.

比較例1 Comparative Example 1
スパッタリングターゲットとして、純度3Nの酸化インジウムからなるターゲット(正4価以上の金属元素:Sn,Ti,Zrの総合計:120ppm(Sn:30ppm)、正2価以下の金属元素:Na,K,Mg,Znの総合計:60ppm)を用いた他は、実施例1と同様にして、薄膜トランジスタを作製した。 As a sputtering target, a target consisting of indium oxide having a purity of 3N (positive tetravalent or more metal elements: Sn, Ti, the total sum of Zr: 120ppm (Sn: 30ppm), the positive divalent following metal element: Na, K, Mg the total sum of Zn: except for using 60 ppm), the same procedure as in example 1 to prepare a thin film transistor.
この薄膜トランジスタの電界効果移動度は46cm /V・sec、On/Off比は2.5×10 であり、Vthは−1.2V、S値は2.4V/dec. Field effect mobility of the thin film transistor is 46cm 2 / V · sec, On / Off ratio is 2.5 × 10 5, Vth is -1.2 V, S value is 2.4V / dec. で、ノーマリーオンの特性を示す薄膜トランジスタであった。 In, it was a thin film transistor showing the characteristics of a normally-on. また、出力特性は明瞭なピンチオフを示した。 The output characteristics showed a clear pinch-off.
また、半導体膜は結晶質性であった。 Further, the semiconductor film was crystalline properties.

このように、実施例のように純度が高い酸化インジウム焼結体ターゲットから成膜して得られた結晶質酸化インジウム膜を薄膜トランジスタに使用することにより、電界効果移動度、On/Off比及びS値の良好なトランジスタ特性を得ることができる。 Thus, by using the crystalline indium oxide film purity is obtained by forming a high indium oxide sintered body target as in Example to the thin film transistors, field-effect mobility, On / Off ratio and S it is possible to obtain good transistor characteristics values.

実施例3 Example 3
図6に示すエッチストッパー型の薄膜トランジスタを、フォトレジスト法にて作製した。 The etch stopper type thin film transistor shown in FIG. 6 was produced by the photo-resist method.
熱酸化膜(SiO 膜)付きの導電性シリコン基板10上に、実施例1と同様にして、高純度酸化インジウムからなるターゲット(正4価以上の金属元素:Sn,Ti,Zrの総合計:0.09ppm(Sn:0.02ppm)、正2価以下の金属元素:Na,K,Mg,Znの総合計:0.8ppm)を用いて、スパッタリング法で50nmの半導体膜40を成膜した。 On the conductive silicon substrate 10 with a thermal oxide film (SiO 2 film), in the same manner as in Example 1, the target (positive tetravalent or more metal elements composed of high-purity indium oxide: Sn, Ti, the total sum of Zr : 0.09ppm (Sn: 0.02ppm), positive divalent following metal element: Na, K, Mg, total sum of Zn: 0.8 ppm) was used to deposit a 50nm semiconductor film 40 by a sputtering method did.
その後、エッチストッパーとなる層として、SiO をRFスパッタにて、酸素分圧15%、アルゴン85%の条件にて、300nm成膜した。 Thereafter, a layer serving as an etching stopper, the SiO 2 by RF sputtering, the oxygen partial pressure of 15%, with argon 85% conditions to 300nm deposited.
このSiO 付き半導体膜上にレジストを塗布し、80℃で15分間プレベークした。 The SiO resist is applied on a 2 with the semiconductor film and prebaked for 15 minutes at 80 ° C.. その後、マスクを通してUV光(光強度:300mJ/cm )をレジスト膜に照射し、その後、3wt%のテトラメチルアンモニウムハイドロオキサイド(TMAH)にて現像した。 Thereafter, UV light through a mask (light intensity: 300mJ / cm 2) was irradiated with a resist film and then developed with 3 wt% of tetramethylammonium hydroxide (TMAH). 純水で洗浄後、レジスト膜を130℃で15分ポストベークし、CF4を用いたドライエッチングによりSiO をエッチングして所望の形状のエッチストッパー70を形成した。 After washing with pure water, the resist film was 15 minutes post-baked at 130 ° C., and the SiO 2 is etched to form an etch stopper 70 of desired shape by dry etching using CF4.
その後、半導体膜40、ゲート絶縁膜(熱酸化膜)30及びエッチストッパー70上に、モリブデン金属膜を300nm成膜した。 Thereafter, the semiconductor film 40, the gate insulating film (thermal oxide film) 30 and the etch stopper 70 on and 300nm deposited molybdenum metal film.
モリブデン金属膜にレジストを塗布し、80℃で15分間プレベークした。 A resist is applied to the molybdenum metal film was prebaked for 15 minutes at 80 ° C.. その後、マスクを通してUV光(光強度:300mJ/cm )をレジスト膜に照射し、その後、3wt%のテトラメチルアンモニウムハイドロオキサイド(TMAH)にて現像した。 Thereafter, UV light through a mask (light intensity: 300mJ / cm 2) was irradiated with a resist film and then developed with 3 wt% of tetramethylammonium hydroxide (TMAH). 純水で洗浄後、レジスト膜を130℃で15分ポストベークし、所望の形状のソース・ドレイン電極形状のレジストパターンを形成した。 After washing with pure water, the resist film was 15 minutes post-baked at 130 ° C., to form a resist pattern of the source and drain electrode shape of the desired shape.
レジストパターン付き基板を、燐酸・酢酸・硝酸の混合酸で処理することで、モリブデン金属膜をエッチングし、ソース電極50及びドレイン電極52を形成した。 The resist patterned substrate, by treatment with a mixed acid of phosphoric acid, acetic acid and nitric acid, the molybdenum metal film was etched to form a source electrode 50 and drain electrode 52. 同時に、半導体膜40のゲート絶縁膜30に接する部分も同時にエッチングした。 At the same time, a portion in contact with the gate insulating film 30 of the semiconductor film 40 is also etched simultaneously. その後レジストを剥離し、純水で洗浄しエアーブローして乾燥させ、薄膜トランジスタ(チャンネル部60のソース・ドレイン電極間間隙(L)が200μm、幅(W)が1000μm)を作製した。 Then the resist is removed, and air blowing was washed with pure water and dried, a thin film transistor (source and drain electrodes between the gap of the channel portion 60 (L) is 200 [mu] m, the width (W) is 1000 .mu.m) were prepared.
その後、この薄膜トランジスタを熱風加熱炉内で空気中、300℃で1時間熱処理した。 Thereafter, in the air the thin film transistor in a hot air heating furnace, and heat treated for one hour at 300 ° C..

この薄膜トランジスタの電界効果移動度は62cm /V・sec、On−Off比は3×10 であり、Vthは6.8V、S値は0.9V/dec. Field effect mobility of the thin film transistor is 62cm 2 / V · sec, a On-Off ratio of 3 × 10 7, Vth is 6.8 V, S value is 0.9V / dec. で、ノーマリーオフの特性を示す薄膜トランジスタであった。 In, it was a thin film transistor showing a normally-off characteristics. また、出力特性は明瞭なピンチオフを示した。 The output characteristics showed a clear pinch-off. ゲート電極に20V電圧を100分間印加した後のシフト電圧(Vth)は、0.25Vであった。 Shift voltage after applying a 20V voltage 100 minutes to the gate electrode (Vth) was 0.25 V.
半導体膜は結晶質であった。 Semiconductor film was crystalline.

比較例2 Comparative Example 2
スパッタリングターゲットに、純度3Nの酸化インジウムからなるターゲット(正4価以上の金属元素:Sn,Ti,Zrの総合計:120ppm(Sn:30ppm)、正2価以下の金属元素:Na,K,Mg,Znの総合計:60ppm)からなるターゲットを使用した他は、実施例3と同様にして薄膜トランジスタを作製した。 The sputtering target, a target made of indium oxide having a purity of 3N (positive tetravalent or more metal elements: Sn, Ti, the total sum of Zr: 120ppm (Sn: 30ppm), the positive divalent following metal element: Na, K, Mg the total sum of Zn: other using a target composed of 60 ppm) was a thin film transistor in the same manner as in example 3.

この薄膜トランジスタの電界効果移動度は48cm /V・sec、On/Off比は10 であり、Vthは−2.8V、S値は1.9V/dec. Field effect mobility of the thin film transistor is 48cm 2 / V · sec, On / Off ratio is 10 7, Vth is -2.8 V, S value is 1.9V / dec. で、ノーマリーオフの特性を示す薄膜トランジスタであった。 In, it was a thin film transistor showing a normally-off characteristics. また、出力特性は明瞭なピンチオフを示した。 The output characteristics showed a clear pinch-off. ゲート電極に20V電圧を100分間印加した後のシフト電圧(Vth)は、0.4Vであった。 Shift voltage after applying a 20V voltage 100 minutes to the gate electrode (Vth) was 0.4V.
半導体膜は結晶質であった。 Semiconductor film was crystalline.

このようにフォトリソグラフィー及びリフトオフプロセスによりエッチストッパー型の薄膜トランジスタにおいても、純度の高い酸化インジウム焼結体ターゲットにより得た結晶質酸化インジウム薄膜を使用した場合はS値が低く、良好なトランジスタ特性を示す。 Thus even in the etch stopper type TFT by photolithography and a lift-off process, when using a crystalline indium oxide thin films obtained by high indium oxide sintered body target purity low S values ​​show good transistor characteristics .

実施例4 Example 4
チャンネル部60のソース・ドレイン電極間間隙(L)を20μm、幅(W)を100μmとした他は、実施例3と同様にして、薄膜トランジスタを作製した。 Another was the source and drain electrodes between the gap of the channel portion 60 (L) 20 [mu] m, and 100μm width (W), the same procedure as in Example 3, to prepare a thin film transistor.

この薄膜トランジスタの電界効果移動度は32cm /V・sec、On/Off比は10 であり、Vthは3.5V、S値は0.45V/dec. Field effect mobility of the thin film transistor is 32cm 2 / V · sec, On / Off ratio is 10 9, Vth is 3.5 V, S value 0.45 V / dec. で、ノーマリーオフの特性を示す薄膜トランジスタであった。 In, it was a thin film transistor showing a normally-off characteristics. また、出力特性は明瞭なピンチオフを示した。 The output characteristics showed a clear pinch-off. ゲート電極に20V電圧を100分間印加した後のシフト電圧(Vth)は、0.18Vであった。 Shift voltage after applying a 20V voltage 100 minutes to the gate electrode (Vth) was 0.18 V.
半導体膜は結晶質であった。 Semiconductor film was crystalline.

実施例5 Example 5
チャンネル部60のソース・ドレイン電極間間隙(L)を10μm、幅(W)を20μmとした他は、実施例4と同様にして、薄膜トランジスタを作製した。 Another was the source and drain electrodes between the gap of the channel portion 60 (L) 10 [mu] m, and 20μm width (W), the same procedure as in Example 4, to prepare a thin film transistor.

この薄膜トランジスタの電界効果移動度は36cm /V・sec、On/Off比は4.6×10 であり、Vthは3.2V、S値は0.40V/dec. Field effect mobility of the thin film transistor is 36cm 2 / V · sec, On / Off ratio was 4.6 × 10 8, Vth is 3.2 V, S value 0.40 V / dec. で、ノーマリーオフの特性を示す薄膜トランジスタであった。 In, it was a thin film transistor showing a normally-off characteristics. また、出力特性は明瞭なピンチオフを示した。 The output characteristics showed a clear pinch-off. ゲート電極に20V電圧を100分間印加した後のシフト電圧(Vth)は、0.16Vであった。 Shift voltage after applying a 20V voltage 100 minutes to the gate electrode (Vth) was 0.16 V.
半導体膜は結晶質であった。 Semiconductor film was crystalline.
実施例5で作製した薄膜トランジスタの伝達曲線を図7に示す。 The transfer curve of the thin film transistor manufactured in Example 5 shown in FIG.

比較例3 Comparative Example 3
スパッタリングターゲットに、純度3Nの酸化インジウムからなるターゲット(正4価以上の金属元素:Sn,Ti,Zrの総合計:120ppm(Sn:30ppm)、正2価以下の金属元素:Na,K,Mg,Znの総合計:60ppm)からなるターゲットを使用した他は、実施例4と同様にして薄膜トランジスタを作製した。 The sputtering target, a target made of indium oxide having a purity of 3N (positive tetravalent or more metal elements: Sn, Ti, the total sum of Zr: 120ppm (Sn: 30ppm), the positive divalent following metal element: Na, K, Mg the total sum of Zn: other using a target composed of 60 ppm) was a thin film transistor in the same manner as in example 4.

この薄膜トランジスタの電界効果移動度は27cm /V・sec、On/Off比は4×10 であり、Vthは−2.2V、S値は1.0V/dec. Field effect mobility of the thin film transistor is 27cm 2 / V · sec, On / Off ratio is 4 × 10 8, Vth is -2.2 V, S value is 1.0 V / dec. で、ノーマリーオンの特性を示す薄膜トランジスタであった。 In, it was a thin film transistor showing the characteristics of a normally-on. また、出力特性は明瞭なピンチオフを示した。 The output characteristics showed a clear pinch-off. ゲート電極に20V電圧を100分間印加した後のシフト電圧(Vth)は、0.38Vであった。 Shift voltage after applying a 20V voltage 100 minutes to the gate electrode (Vth) was 0.38 V. 半導体膜は結晶質であった。 Semiconductor film was crystalline.

実施例4の薄膜トランジスタは、素子サイズを特許文献3に記載の素子と同程度のチャンネル長(L)及び幅(W)を持つ。 The thin film transistor of Example 4 has a channel length comparable to element according to the element size in Patent Document 3 (L) and width (W). この場合でも、本発明では良好なトランジスタ特性を有するトランジスタが得られた。 In this case, the transistor is obtained having good transistor characteristics in the present invention.

実施例5の薄膜トランジスタのソース・ドレイン電極間間隙(L)は10μm、幅(W)は20μmである。 Source and drain electrodes between the gap of the thin film transistor of Example 5 (L) is 10 [mu] m, the width (W) is 20 [mu] m. チャンネル幅を狭くした場合においても、本発明では良好なトランジスタ特性を有するトランジスタが得られた。 In case of narrowing the channel width, the transistor is obtained having good transistor characteristics in the present invention.

本発明の薄膜トランジスタは、ディスプレイ用パネル、RFIDタグ、X線ディテクタパネル・指紋センサ・フォトセンサ等のセンサ等に好適に使用できる。 The thin film transistor of the present invention, a display panel, RFID tag, can be suitably used for sensors such as X-ray detector panel and fingerprint sensor photosensor.
本発明の薄膜トランジスタの製造方法は、特に、チャンネルエッチ型の薄膜トランジスタの製造方法に適している。 Manufacturing method of a thin film transistor of the present invention is particularly suitable for the production method of the channel-etched thin film transistor.

上記に本発明の実施形態及び/又は実施例を幾つか詳細に説明したが、当業者は、本発明の新規な教示及び効果から実質的に離れることなく、これら例示である実施形態及び/又は実施例に多くの変更を加えることが容易である。 Have been described embodiments and / or examples some detail the present invention to the above, those skilled in the art without departing from the novel teachings and advantages of the present invention, embodiments and / or these examples it is easy to make numerous modifications to the examples. 従って、これらの多くの変更は本発明の範囲に含まれる。 Thus, many of these modifications are within the scope of the present invention.
この明細書に記載の文献の内容を全てここに援用する。 The documents described in the specification are incorporated herein.

Claims (11)

  1. 結晶質酸化インジウム半導体膜を有し、前記半導体膜に含まれる全金属元素に対する正4価以上の金属元素の含有率が10原子ppm以下である薄膜トランジスタ。 Has a crystalline indium oxide semiconductor film, the content of the positive tetravalent or more metal elements relative to all the metal elements contained in the semiconductor film is not more than 10 atomic ppm TFT.
  2. 結晶質酸化インジウム半導体膜を有し、前記半導体膜に含まれる全金属元素に対する正4価以上の金属元素の含有率が1原子ppm以下である薄膜トランジスタ。 Has a crystalline indium oxide semiconductor film, the content of the positive tetravalent or more metal elements relative to all the metal elements contained in the semiconductor film is less than 1 atomic ppm TFT.
  3. 結晶質酸化インジウム半導体膜を有し、前記半導体膜に含まれる全金属元素に対する正4価以上の金属元素の含有率が0.1原子ppm以下である薄膜トランジスタ。 Has a crystalline indium oxide semiconductor film, the content of the positive tetravalent or more metal elements relative to all the metal elements contained in the semiconductor film is not more than 0.1 atomic ppm TFT.
  4. 前記正4価以上の金属元素がSnである請求項1〜3のいずれかに記載の薄膜トランジスタ。 The thin film transistor according to claim 1 wherein the positive tetravalent or more metal element is Sn.
  5. さらに、前記半導体膜に含まれる全金属元素に対する正2価以下の金属元素の含有率が50原子ppm以下である請求項1〜4のいずれかに記載の薄膜トランジスタ。 Further, the thin film transistor according to any one of claims 1 to 4 the content of the positive divalent following metal element with respect to all the metal elements contained in the semiconductor film is less than 50 atomic ppm.
  6. チャンネルエッチ型である請求項1〜5のいずれかに記載の薄膜トランジスタ。 The thin film transistor according to claim 1 is a channel-etch type.
  7. エッチストッパー型である請求項1〜5のいずれかに記載の薄膜トランジスタ。 The thin film transistor according to claim 1 which is an etching stopper type.
  8. 純度が99.99原子%以上の酸化インジウムターゲットを用いて半導体膜を成膜する成膜工程と、前記半導体膜を酸化処理する工程、及び/又は前記半導体膜を結晶化する工程を含む、請求項1〜7のいずれかに記載の薄膜トランジスタの製造方法。 Purity comprising the step of crystallizing a film forming step of forming a semiconductor film, a step of oxidizing the said semiconductor layer, and / or the semiconductor film by using an indium oxide target 99.99 atomic%, wherein method for fabricating the thin film transistor according to any one of Items 1 to 7.
  9. 前記酸化インジウムターゲットの純度が99.995原子%以上である請求項8に記載の薄膜トランジスタの製造方法。 Method of manufacturing a thin film transistor according to claim 8 purity of the indium oxide target is 99.995 atomic percent or more.
  10. 前記成膜工程をスパッタリングで実施し、スパッタリング中の雰囲気の酸素濃度を5〜20体積%とする請求項8又は9に記載の薄膜トランジスタの製造方法。 The film-forming step was carried out by sputtering, a thin film transistor manufacturing method according to claim 8 or 9, the oxygen concentration in the atmosphere during sputtering and 5-20% by volume.
  11. 前記半導体膜を酸素の存在下に、150〜450℃で0.1〜1200分間熱処理する請求項8〜10のいずれかに記載の薄膜トランジスタの製造方法。 Wherein the presence of the semiconductor film of oxygen, a thin film transistor manufacturing method according to any one of claims 8-10 for heat treatment from 0.1 to 1200 minutes at 150 to 450 ° C..
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