JPWO2008053586A1 - 半導体装置 - Google Patents
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Abstract
Description
前記半導体素子の長辺方向に前記半導体素子が直列に並んでいることを特徴とする半導体装置が提供される。
前記半導体素子の長辺方向に前記半導体素子が直列に並んでいることを特徴とする半導体装置が提供される。
これら2種類のヒートシンク部の放熱効果により半導体装置全体の熱抵抗を低減することが可能になる。
前記半導体素子の長辺方向に前記半導体素子が直列に並んでいることを特徴とする半導体装置が提供される。
以上の2層の組み合わせにおいても第一層のヒートスプレッド効果と第二層におけるZ方向への高い熱伝導率の組み合わせにより、半導体装置全体の熱抵抗を低減することが可能になる。
前記半導体素子の長辺方向に前記半導体素子が直列に並んでいることを特徴とする半導体装置が提供される。
以上の2層の組み合わせにおいても第一層のヒートスプレッド効果と第二層における高い熱伝導率のヒートシンク部との組み合わせにより、半導体装置全体の熱抵抗を低減することが可能になる。
図1は本発明の第1の実施形態を示す半導体装置の模式的な斜視図、図2及び図3は半導体素子の中央部で矩形の平面形状を有する半導体素子の短辺方向であるY方向に切断した模式的な断面図である。本図面においては各部の詳細は省略し説明に必要な箇所のみを抽出して示している。図1〜3において10は半導体素子、11は半導体素子の発熱領域、12は整合回路基板、13はパッケージの蓋、14は金線、15はヒートシンク部である。半導体素子10は、矩形の平面形状を有し発熱源となる。図3においては、更にヒートシンク部15となる複合材の表面及び裏面に金属、たとえばCuからなる厚さ40〜60μmのCu薄層151(金属層)を、金属からなる接合層を用いて強固に貼り付け、サンドイッチ構造とした。接合層はCu薄層151とヒートシンク部の界面を接合する機能を有する。なお、接合層は薄いため図面ではこれを省略している。これによりヒートシンク部15の表面の凹凸を金属並みに平坦化した。なお、このCu薄層151の厚みは100μm以下であれば好ましく、75μm以下であれば更に好ましい。こうすることより、温度上昇をさらに押さえることができる。また、図2及び3ともにヒートシンク部は全面にAuめっきを施している。これにより半導体素子とヒートシンクの融着を可能にしている。
なお、半導体素子10及び整合回路基板12の構成は公知の技術と同様であるので、その説明は省略する。
まず、プロセス前工程においてシリコン(Si)、ガリウム砒素(GaAs)、ガリウムナイトライド(GaN)、炭化ケイ素(SiC)などの半導体材料で形成されたFETなどの半導体デバイスに電極や配線などの表面プロセスが行われる。続いて、裏面プロセスにおいてウエハ裏面にPlated Heat Sink(PHS)メッキ処理がされ、エッチングなどが行われた後、ダイシングにより個々にチップ化される。これにより半導体素子10が形成されたチップが得られる。これらの前工程は公知の技術と同様であるので、その説明は省略する。
図1に示すように半導体素子10の能動領域11で発生した熱は半導体素子10からヒートシンク部15に伝導する。前記ヒートシンク部15では系全体のヒートシンクがあり熱抵抗の支配要因となるZ方向へ最も熱伝導率の大きな方位を向けてZ方向への放熱を促進している。これにより、半導体装置全体の熱抵抗を低減することが可能になり、それによって半導体素子の信頼性が向上する。
図4は本発明の第2の実施形態を示す半導体装置の模式的な斜視図、図5及び図6は半導体素子の中央部で矩形の平面形状を有する半導体素子の短辺方向であるY方向に切断した模式的な断面図である。本図面においては各部の詳細は省略し説明に必要な箇所のみを抽出して示している。図4〜6において20は半導体素子、21は半導体素子の発熱領域、22は整合回路基板、23はパッケージの蓋、24は金線、25はヒートシンク部である。半導体素子20は、矩形の平面形状を有し発熱源となる。図6においては、更にヒートシンク部25となる複合材の表面及び裏面に金属、たとえばCuからなる厚さ40〜60μmのCu薄層251(金属層)を、金属からなる接合層を用いて強固に貼り付け、サンドイッチ構造とした。接合層はCu薄層251とヒートシンク部の界面を接合する機能を有する。なお、接合層は薄いため図面ではこれを省略している。これによりヒートシンク部25の表面の凹凸を金属並みに平坦化した。なお、このCu薄層251の厚みは100μm以下であれば好ましく、75μm以下であれば更に好ましい。こうすることより、温度上昇をさらに押さえることができる。また、図5及び6ともにヒートシンク部25は全面にAuめっきを施している。これにより半導体素子とヒートシンクの融着を可能にしている。
なお、半導体素子20及び整合回路基板22の構成は公知の技術と同様であるので、その説明は省略する。
まず、プロセス前工程においてシリコン(Si)、ガリウム砒素(GaAs)、ガリウムナイトライド(GaN)、炭化ケイ素(SiC)などの半導体材料で形成されたFETなどの半導体デバイスに電極や配線などの表面プロセスが行われる。続いて、裏面プロセスにおいてウエハ裏面にPlated Heat Sink(PHS)メッキ処理がされ、エッチングなどが行われた後、ダイシングにより個々にチップ化される。これにより半導体素子20が形成されたチップが得られる。これらの前工程は公知の技術と同様であるので、その説明は省略する。
図4に示すように半導体素子20の能動領域21で発生した熱は半導体素子20からヒートシンク部25に伝導する。前記ヒートシンク部25では系全体のヒートシンクが存在するZ方向へ最も熱伝導率の大きな方位を向けてZ方向への放熱を促進しつつ、かつY方向へ2番目に熱伝導率の大きな方位を向けることで、広い放熱領域により効率よく放熱する。これにより放熱可能な領域の小さなX方向へは最も熱伝導率の低い方位が向くことになる。また、X方向の熱伝導率を小さくすることにより発熱領域の中での熱干渉を抑制し、半導体素子の中央部の温度上昇を抑制するという副次的な効果も生じる。ここで、Kyy、Kzzについてはこれらの値が比較的近い値をもつ場合、これらの値を入れ替えてもほぼ同等の効果が得られる。
本発明における熱伝導率は、より好ましくは、Kzz及びKyy≧600W/mKとする。こうすることにより、半導体装置全体の熱抵抗がさらに低減されるようになる。
図7は本発明の第3の実施形態を示す半導体装置の模式的な斜視図、図8及び図9は矩形の平面形状を有する半導体素子の中央部で半導体素子の短辺方向であるY方向に切断した模式的な断面図である。本図面においては各部の詳細は省略し説明に必要な箇所のみを抽出して示している。図7〜9において30は半導体素子、31は半導体素子の発熱領域、32は整合回路基板、33はパッケージの蓋、34は金線、36は第一のヒートシンク部、37は第二のヒートシンク部である。発熱源の直下に第一のヒートシンク部36を設け、かつ前記第一のヒートシンク36の周囲に第二のヒートシンク部37を設けている。半導体素子30は、矩形の平面形状を有し発熱源となる。図9においては、更にヒートシンク部35となる複合材の表面及び裏面に金属、たとえばCuからなる厚さ40〜60μmのCu薄層351(金属層)を、金属からなる接合層を用いて強固に貼り付け、サンドイッチ構造とした。接合層はCu薄層351とヒートシンク部の界面を接合する機能を有する。なお、接合層は薄いため図面ではこれを省略している。これによりヒートシンク部35の表面の凹凸を金属並みに平坦化した。なお、このCu薄層351の厚みは100μm以下であれば好ましく、75μm以下であれば更に好ましい。こうすることより、温度上昇をさらに押さえることができる。また、図7及び8ともにヒートシンク部は全面にAuめっきを施している。これにより半導体素子とヒートシンクの融着を可能にしている。
なお、半導体素子30及び整合回路基板32の構成は公知の技術と同様であるので、その説明は省略する。
まず、プロセス前工程においてSi、GaAs、GaN、SiCなどの半導体材料で形成されたFETなどの半導体デバイスに電極や配線などの表面プロセスが行われる。続いて、裏面プロセスにおいてウエハ裏面にPHSメッキ処理がされ、エッチングなどが行われた後、ダイシングにより個々にチップ化される。これにより半導体素子30が形成されたチップが得られる。これらの前工程は公知の技術と同様であるので、その説明は省略する。
図7に示すように半導体素子30の能動領域31で発生した熱は半導体素子30からヒートシンク部36及び37に伝導するが、前記半導体素子30直下の第一のヒートシンク部36ではYZ平面内に大きな熱伝導率をもつ方位を向ける。Z方向と、放熱領域の大きなY方向へ大きな熱伝導率を向けることで半導体素子30の直下の領域においては効率的に放熱することが可能になる。また、放熱領域の小さなX方向へは熱伝導率の最も小さな方位が向き、発熱領域内での熱干渉が低減される副次的効果も生じる。一方、第二のヒートシンク部37においてはXY平面内に大きな熱伝導率をもつ方位を向け、かつY方向へ最も熱伝導率の大きな方位を向けて、広い領域へ向けて効率よく放熱できるようにする。そのため第二のヒートシンク部37においては熱をXY平面内に広く拡散することが可能になる。
本発明における熱伝導率は、より好ましくは、K1zz及びK1yy≧600W/mKかつK2zz及びK2yy≧600W/mKとする。こうすることにより、半導体装置全体の熱抵抗がさらに低減されるようになる。
本発明のように、ヒートシンク部をキャビティ構造にして2種類の方位関係をもつ異方性材料を組み合わせても高い放熱性能が得られる。
図10は本発明の第4の実施形態を示す半導体装置の模式的な斜視図、図11及び図12は半導体素子の中央部で矩形の平面形状を有する半導体素子の短辺方向であるY方向に切断した模式的な断面図である。本図面においては各部の詳細は省略し説明に必要な箇所のみを抽出して示している。図10〜12において40は半導体素子、41は半導体素子の発熱領域、42は整合回路基板、43はパッケージの蓋、44は金線、46は第一のヒートシンク部、47は第二のヒートシンク部である。第二のヒートシンク部47は、第一のヒートシンク部46の半導体素子とは反対側に接合されている。半導体素子40は、矩形の平面形状を有し発熱源となる。図12においては、更にヒートシンク部45となる複合材の表面及び裏面に金属、たとえばCuからなる厚さ40〜60μmのCu薄層451(金属層)を、金属からなる接合層を用いて強固に貼り付け、サンドイッチ構造とした。接合層はCu薄層451とヒートシンク部の界面を接合する機能を有する。なお、接合層は薄いため図面ではこれを省略している。これによりヒートシンク部45の表面の凹凸を金属並みに平坦化した。なお、このCu薄層451の厚みは100μm以下であれば好ましく、75μm以下であれば更に好ましい。こうすることより、温度上昇をさらに押さえることができる。また、図11及び12ともにヒートシンク部は全面にAuめっきを施している。これにより半導体素子とヒートシンクの融着を可能にしている。
なお、半導体素子40及び整合回路基板42の構成は公知の技術と同様であるので、その説明は省略する。上記第一及び第二のヒートシンク部46及び47の熱伝導率は、半導体素子の長辺方向をX方向、短辺方向をY方向、厚み方向をZ方向として、それぞれの方向にK1xx、K1yy、K1zz、及びK2xx、K2yy、K2zzとする。
まず、プロセス前工程においてSi、GaAs、GaN、SiCなどの半導体材料で形成されたFETなどの半導体デバイスに電極や配線などの表面プロセスが行われる。続いて、裏面プロセスにおいてウエハ裏面にPHSメッキ処理がされ、エッチングなどが行われた後、ダイシングにより個々にチップ化される。これにより半導体素子40が形成されたチップが得られる。これらの前工程は公知の技術と同様であるので、その説明は省略する。
図10に示すように半導体素子40の能動領域41で発生した熱は半導体素子40からヒートシンク部46及び47に伝導するが、前記第一のヒートシンク部46ではXY平面内に大きな熱伝導率をもつ方位を向け、かつY方向へ最も大きな熱伝導率をもつ方位を、X方向へ次に大きな熱伝導率をもつ方位を向ける。これにより、大きなヒートスプレッド効果を得ることが可能になる。Z方向には低い熱伝導率をもつ方位が向くことになるが、第一のヒートシンク部46の厚みを薄くして熱抵抗の増大を抑制する。次に第二のヒートシンク部47では系全体のヒートシンクが存在するZ方向へ最も熱伝導率の大きな方位を向けてZ方向への放熱を促進し、かつY方向へ2番目に熱伝導率の大きな方位を向けて、広い領域へ向けて効率よく放熱する。これにより放熱可能なスペースの小さなX方向へは最も熱伝導率の低い方位が向くことになる。
本発明における熱伝導率は、より好ましくは、K1zz及びK1yy≧600W/mKかつK2zz及びK2yy≧600W/mKとする。こうすることにより、半導体装置全体の熱抵抗がさらに低減されるようになる。
本発明においては、上記のような2層構造のヒートシンク部に加えて、適宜3層以上の多層構造のヒートシンク材を用いても高い放熱性能を実現できる。
図13は本発明の第5の実施形態を示す半導体装置の模式的な斜視図、図14及び図15は半導体素子の中央部で半導体素子の短辺方向であるY方向に切断した模式的な断面図である。本図面においては各部の詳細は省略し説明に必要な箇所のみを抽出して示している。図13〜15において50は半導体素子、51は半導体素子の発熱領域、52は整合回路基板、53はパッケージの蓋、54は金線、56は第一のヒートシンク部、57は第二のヒートシンク部である。第二のヒートシンク部57は、第一のヒートシンク部56の半導体素子50と反対側に接合されている。半導体素子50は、矩形の平面形状を有し発熱源となる。図15においては、第一のヒートシンク部56のXY平面での大きさを、半導体素子50と整合回路基板52が搭載できる大きさ(いわゆるサブマウント構造)とした。なお、半導体素子50及び整合回路基板52の構成は公知の技術と同様であるので、その説明は省略する。
まず、プロセス前工程においてSi、GaAs、GaN、SiCなどの半導体材料で形成されたFETなどの半導体デバイスに電極や配線などの表面プロセスが行われる。続いて、裏面プロセスにおいてウエハ裏面にPHSメッキ処理がされ、エッチングなどが行われた後、ダイシングにより個々にチップ化される。これにより半導体素子50が形成されたチップが得られる。これらの前工程は公知の技術と同様であるので、その説明は省略する。
図13に示すように半導体素子50の能動領域51で発生した熱は半導体素子50からヒートシンク部56及び57に伝導するが、前記第一のヒートシンク部56ではXY平面内に大きな熱伝導率をもつ方位を向け、かつY方向へ最も大きな熱伝導率をもつ方位を、X方向へ次に大きな熱伝導率をもつ方位を向ける。これにより、大きなヒートスプレッド効果を得ることが可能になる。Z方向には低い熱伝導率をもつ方位が向くことになるが、第一のヒートシンク部56の厚みを薄くして熱抵抗の増大を抑制する。次に第二のヒートシンク部57では300W/mK以上の等方的な熱伝導率を持つ金属又はダイヤモンドを用いる。
本発明における熱伝導率は、より好ましくは、K1zz及びK1yy≧600W/mKとする。こうすることにより、半導体装置全体の熱抵抗がさらに低減されるようになる。
図16は本発明の第6の実施形態を示す半導体装置の模式的な斜視図である。本図面においては各部の詳細は省略し説明に必要な箇所のみを抽出して示している。図16において60は半導体素子、61は半導体素子の発熱領域、62は整合回路基板でそれぞれ同じものが4個並んでおり、65はヒートシンク部である。半導体素子60は、矩形の平面形状を有し発熱源となる。半導体素子60はすべて長辺方向に直列に並んでいる。つまりそれぞれの半導体素子60の長辺方向はほぼ一直線上に並んでいる。なお、半導体素子60及び整合回路基板62の構成は公知の技術と同様であるので、その説明は省略する。上記ヒートシンク部65の熱伝導率は半導体素子60の長辺方向をX方向、短辺方向をY方向、厚み方向をZ方向として、それぞれの方向にKxx、Kyy、Kzzとする。ここでヒートシンク部65は炭素及び炭素繊維からなる複合材にCuやAlなどを含浸させた複合材料からなり、YZ平面内に大きな熱伝導率を有する一方で、X方向には比較的小さな熱伝導率を有するように配置されており、Kzz≧Kyy>Kxxという関係を満たしている。ここで、Kyy、Kzzについてはこれらの値が比較的近い値をもつ場合は、これらの値を入れ替えても同等の効果が得られる。
まず、プロセス前工程においてSi、GaAs、GaN、SiCなどの半導体材料で形成されたFETなどの半導体デバイスに電極や配線などの表面プロセスが行われる。続いて、裏面プロセスにおいてウエハ裏面にPHSメッキ処理がされ、エッチングなどが行われた後、ダイシングにより個々にチップ化される。これにより半導体素子60が形成されたチップが得られる。これらの前工程は公知の技術と同様であるので、その説明は省略する。
図16に示すように直列に並んだ4つの半導体素子60の能動領域61で発生した熱は半導体素子60からヒートシンク部65に伝導するが、前記ヒートシンク部65では系全体のヒートシンクがあり熱抵抗の支配要因となるZ方向へ最も熱伝導率の大きな方位を向けてZ方向への放熱を強化し、かつY方向へ2番目に熱伝導率の大きな方位を向けて、広い領域へ向けて効率よく放熱する。これにより放熱可能なスペースの小さなX方向へは最も熱伝導率の低い方位が向くことになる。また、X方向の熱伝導率を小さくすることにより発熱領域の中での熱干渉を抑制し半導体素子60の中央部の温度上昇を抑制するという効果もある。複数チップを並べた本実施形態では、チップ間の熱干渉も抑制することも可能になり、4つの半導体素子60のうち中央部に位置する半導体素子の温度上昇を抑制する効果もある。
本発明における熱伝導率は、より好ましくは、Kzz及びKyy≧600W/mKとする。こうすることにより、半導体装置全体の熱抵抗がさらに低減されるようになる。
図17は本発明の第7の実施形態を示す半導体装置の模式的な斜視図である。本図面においては各部の詳細は省略し説明に必要な箇所のみを抽出して示している。図17において70は半導体素子、71は半導体素子の発熱領域、75はヒートシンク部、710はヒートシンクを搭載するステムである。なお、半導体素子70の構成は公知の技術と同様であるので、その説明は省略する。
まず、プロセス前工程においてガリウム砒素(GaAs)、インジウムリン(InP)、窒化ガリウム(GaN)、セレン化亜鉛(ZnSe)などの半導体材料で形成されたレーザダイオードなどの半導体デバイスに電極プロセスや必要に応じて電流狭窄のための埋め込み成長などの結晶成長プロセスが行われる。続いて、へきかい等がされ、共振器が形成されると共に個々にチップ化をされる。これにより半導体素子70が形成されたチップが得られる。これらの前工程は公知の技術と同様であるので、その説明は省略する。
図17に示すように半導体素子70の能動領域71で発生した熱は半導体素子70からヒートシンク部75に伝導するが、前記ヒートシンク部75では系全体のヒートシンクが存在するZ方向へ最も熱伝導率の大きな方位を向けてZ方向への放熱を強化し、かつY方向へ2番目に熱伝導率の大きな方位を向けて、広い領域へ向けて効率よく放熱する。これにより放熱可能なスペースの小さなX方向へは最も熱伝導率の低い方位が向くことになる。また、X方向の熱伝導率を小さくすることにより発熱領域の中での熱干渉を抑制し半導体素子の中での局所的な温度上昇を抑制するという副次的な効果も生じる。ここで、Kyy、Kzzについてはこれらの値が比較的近い値をもつ場合、これらの値を入れ替えてもほぼ同等の効果が得られる。
本実施形態ではヒートシンク部の構造として、第1及び第2実施形態で述べた単層構造で構成されたものを示したが、これ以外の構造、たとえば第3実施形態で述べた発熱源の直下に第一のヒートシンク部を設け、かつ前記第一のヒートシンクの周囲に第二のヒートシンク部を設けた構造としても良い。また、第4及び第5実施形態で述べた2層構造としても良い。また、ヒートシンク部の少なくとも表面または裏面をCuなどの金属層で覆っても勿論良い。
図2の本発明の一実施例を示す断面図において、半導体素子10を例えばGaAs FETとし、ヒートシンク部15を炭素及び炭素繊維からなる炭素系複合材料にCuを含浸させた複合材とし、それぞれの方位の熱伝導率をKxx=450W/mK、Kyy=150W/mK、Kzz=550W/mK、厚さ1.3mmとした。発熱源となる半導体素子10の平面形状は、1mm×4mmの矩形である。
前記実施例1において、ヒートシンク部15に従来の等方的な熱伝導率220W/mKを有するCuMo製の材料を用いた。
図3の本発明の一実施例を示す断面図において、半導体素子10を例えばGaAs FETとし、ヒートシンク部15を炭素及び炭素繊維からなる炭素系複合材料にCuを含浸させた複合材とし、それぞれの方位の熱伝導率をKxx=450W/mK、Kyy=100W/mK、Kzz=550W/mK、厚さ1.3mmとした。更に前記複合材の表面及び裏面にCuからなる厚さ40〜60μmの薄層構造を金属からなる接合層を用いて強固に貼り付け、サンドイッチ構造とした。発熱源となる半導体素子10の平面形状は、1mm×4mmの矩形である。
前記実施例2において、ヒートシンク部15に従来の等方的な熱伝導率220W/mKを有するCuMo製の材料を用いた。
図5の本発明の一実施例を示す断面図において、半導体素子20を例えばGaN FETとし、ヒートシンク部25を炭素及び炭素繊維からなる炭素系複合材料にCuを含浸させた複合材とし、それぞれの方位の熱伝導率をKxx=150W/mK、Kyy=450W/mK、Kzz=550W/mK、厚さ1.3mmとした。発熱源となる半導体素子20の平面形状は、1mm×4mmの矩形である。
前記実施例3において、ヒートシンク部25に従来の等方的な熱伝導率220W/mKを有するCuMo製の材料を用いた。
図6の本発明の一実施例を示す断面図において、半導体素子20を例えばGaN FETとし、ヒートシンク部25を炭素及び炭素繊維からなる炭素系複合材料にCuを含浸させた複合材とし、それぞれの方位の熱伝導率をKxx=150W/mK、Kyy=450W/mK、Kzz=550W/mK、厚さ1.3mmとした。更に前記複合材の表面及び裏面にCuからなる厚さ40〜60μmの薄層構造を金属からなる接合層を用いて強固に貼り付け、サンドイッチ構造とした。発熱源となる半導体素子20の平面形状は、1mm×4mmの矩形である。
前記実施例2において、ヒートシンク部25に従来の等方的な熱伝導率220W/mKを有するCuMo製の材料を用いた。
図8の本発明の一実施例を示す断面図において、半導体素子30を例えばGaAs FETとし、ヒートシンク部36及び37を炭素及び炭素繊維からなる炭素系複合材料にCuを含浸させた複合材とし、第一及び第二のヒートシンク部36、37の各方位の熱伝導率をK1xx=100W/mK、K1yy=450W/mK、K1zz=550W/mK、厚さ1.3mm、及びK2xx=450W/mK、K2yy=550W/mK、K2zz=100W/mK、厚さ1.3mmとした。発熱源となる半導体素子30の平面形状は、1mm×4mmの矩形である。
前記実施例5において、ヒートシンク部36及び37に従来の等方的な熱伝導率220W/mKを有するCuMo製の材料を用いた。
図9の本発明の一実施例を示す断面図において、半導体素子30を例えばGaAs FETとし、ヒートシンク部36及び37を炭素及び炭素繊維からなる炭素系複合材料にAlを含浸させた複合材とし、第一及び第二のヒートシンク部36、37の各方位の熱伝導率をK1xx=100W/mK、K1yy=500W/mK、K1zz=600W/mK、厚さ1.3mm、及びK2xx=500W/mK、K2yy=600W/mK、K2zz=100W/mK、厚さ1.0mmとした。更に前記複合材の表面及び裏面にCuからなる厚さ40〜60μmの薄層構造を金属からなる接合層を用いて強固に貼り付け、サンドイッチ構造とした。発熱源となる半導体素子30の平面形状は、1mm×4mmの矩形である。
前記実施例6において、ヒートシンク部36及び37に従来の等方的な熱伝導率220W/mKを有するCuMo製の材料を用いた。
図11の本発明の一実施例を示す断面図において、半導体素子40を例えばSiの横方向拡散MOS FET(Laterally Diffused MOS:LDMOS)とし、ヒートシンク部46及び47を炭素及び炭素繊維からなる炭素系複合材料にCuを含浸させた複合材とし、第一のヒートシンク部46及び第二のヒートシンク部47の各方位の熱伝導率をK1xx=450W/mK、K1yy=550W/mK、K1zz=100W/mK、厚さ0.3mm、及びK2xx=100W/mK、K2yy=450W/mK、K2zz=550W/mK、厚さ1.0mmとした。発熱源となる半導体素子10の平面形状は、1mm×4mmの矩形である。
前記実施例3において、ヒートシンク部46及び47に従来の等方的な熱伝導率220W/mKを有するCuMo製の材料を用いた。
図12の本発明の一実施例を示す断面図において、半導体素子40を例えばSiの横方向拡散MOS FET(Laterally Diffused MOS:LDMOS)とし、ヒートシンク部46及び47を炭素及び炭素繊維からなる炭素系複合材料にAlを含浸させた複合材とし、第一のヒートシンク部46及び第二のヒートシンク部47の各方位の熱伝導率をK1xx=500W/mK、K1yy=600W/mK、K1zz=100W/mK、厚さ0.3mm、及びK2xx=100W/mK、K2yy=500W/mK、K2zz=600W/mK、厚さ1.0mmとした。更に前記複合材の表面及び裏面にCuからなる厚さ40〜60μmの薄層構造を金属からなる接合層を用いて強固に貼り付け、サンドイッチ構造とした。発熱源となる半導体素子40の平面形状は、1mm×5mmの矩形である。
前記実施例8において、ヒートシンク部46及び47に従来の熱伝導率220W/mKを有するCuMo製の材料を用いた。
図14の本発明の一実施例を示す断面図において、半導体素子50を例えばGaN FETとし、第一のヒートシンク部56を炭素及び炭素繊維からなる炭素系複合材料にCuを含浸させた複合材とし、第二のヒートシンク部57には等方性熱伝導率を有する金属材料とする。第一のヒートシンク部56の各方位の熱伝導率をK1xx=450W/mK、K1yy=550W/mK、K1zz=100W/mK、厚さ0.3mmとする。また、第二のヒートシンク部57を熱伝導率K2=420W/mK、厚さ1.0mmのAgとした。発熱源となる半導体素子50の平面形状は、1mm×4mmの矩形である。
前記実施例9において、ヒートシンク部56及び57に従来の等方的な熱伝導率220W/mKを有するCuMo製の材料を用いた。
図15の本発明の一実施例を示す断面図において、半導体素子50を例えばGaN FETとし、第一のヒートシンク部56を炭素及び炭素繊維からなる炭素系複合材料にAlを含浸させた複合材とし、第二のヒートシンク部57は等方性熱伝導率を有するダイヤモンドとする。第一のヒートシンク部56の各方位の熱伝導率をK1xx=500W/mK、K1yy=600W/mK、K1zz=100W/mK、厚さ0.3mmとし、XY面内の大きさは半導体素子50と整合回路基板52が搭載できる大きさ(いわゆるサブマウント構造)とした。また、第二のヒートシンク部57には例えば熱伝導率500W/mK、厚さ1.0mmの合成ダイヤモンドを用いた。発熱源となる半導体素子50の平面形状は、1mm×5mmの矩形である。
前記実施例10において、ヒートシンク部56及び57に従来の等方的な熱伝導率220W/mKを有するCuMo製の材料を用いた。
図16の本発明の一実施例を示す斜視図において、半導体素子60(4個)を例えばGaAs FETとし、ヒートシンク部65を炭素及び炭素繊維からなる炭素系複合材料にAlを含浸させた複合材とし、それぞれの方位の熱伝導率をKxx=100W/mK、Kyy=500W/mK、Kzz=600W/mK、厚さ1.3mmとした。発熱源となる半導体素子60の平面形状は、1mm×4mmの矩形である。
前記実施例11において、ヒートシンク部65に従来の等方的な熱伝導率220W/mKを有するCuMo製の材料を用いた。
図17の本発明の一実施例を示す斜視図において、半導体素子70を例えばGaAs系半導体レーザダイオード(LD)とし、ヒートシンク部75を炭素及び炭素繊維からなる炭素系複合材料にAlを含浸させた複合材とし、ヒートシンク部75の各方位の熱伝導率をK1xx=100W/mK、K1yy=500W/mK、K1zz=600W/mK、厚さ1.0mmとした。これをパッケージのCu製ステム710の上にAuSn半田でマウントした。発熱源となる半導体素子70の平面形状は、300μm×600μmの矩形である。
本実施例においては半導体素子70としてGaAs系半導体レーザを挙げたが、これに限らず、InP系半導体レーザ、GaN系半導体レーザ、ZnSe系半導体レーザなどでも本発明は実現できる。また、半導体レーザに限らず、発光ダイオードでも本発明は実現できる。
前記実施例12において、ヒートシンク部75に従来の等方的な熱伝導率200W/mKを有するAlN製の材料を用いた。
実施例11,比較例11では、半導体素子1個あたりの消費電力を50Wとし、チャネルの温度上昇を測定した。
実施例12,比較例12では、半導体レーザの消費電力を1Wとした場合の、ジャンクションの温度上昇を測定した。
それぞれの結果を以下の表1に示す。
Claims (23)
- 矩形の平面形状を有し発熱源となる半導体素子と、
前記半導体素子が実装されたヒートシンク部と、
を有する半導体装置であって、
前記半導体素子の長辺方向をX方向、短辺方向をY方向、厚み方向をZ方向とし、
前記ヒートシンク部のX、Y、Z方向の熱伝導率のうち最も小さい値をもつ方向がZ方向以外の方向に平行であることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記ヒートシンク部の前記X、Y、Z方向の前記熱伝導率のうち最も小さい値をもつ方向がX方向に平行であることを特徴とする半導体装置。 - 請求項2に記載の半導体装置において、
前記ヒートシンク部の前記X、Y、Z方向の前記熱伝導率をそれぞれKxx、Kyy、Kzzとしたときに、前記熱伝導率がKzz≧Kyy>Kxxであることを特徴とする半導体装置。 - 請求項1乃至3に記載の半導体装置において、
前記ヒートシンク部の少なくとも表面及び裏面に金属層を有することを特徴とする半導体装置。 - 請求項4に記載の半導体装置において、
前記金属層と前記ヒートシンク部の界面に接合層を有することを特徴とする半導体装置。 - 請求項1乃至5に記載の半導体装置において、
前記半導体素子が複数であって、
前記半導体素子の長辺方向に前記半導体素子が直列に並んでいることを特徴とする半導体装置。 - 請求項1乃至6に記載の半導体装置において、
前記熱伝導率に異方性を有する前記ヒートシンク部の前記X、Y、Z方向のうち少なくとも2方向の前記熱伝導率が600W/mK以上であることを特徴とする半導体装置。 - 矩形の平面形状を有し発熱源となる半導体素子と、
前記半導体素子が実装された第一のヒートシンク部と、
前記第一のヒートシンク部は前記半導体素子の直下に実装され、
前記第一のヒートシンク部の周囲に接合された第二のヒートシンク部と、
を有する半導体装置であって、
前記半導体素子の長辺方向をX方向、短辺方向をY方向、厚み方向をZ方向とし、
前記第一のヒートシンク部の前記X、Y、Z方向の熱伝導率をそれぞれK1xx、K1yy、K1zzとしたときに、前記熱伝導率がK1zz≧K1yy>K1xxまたはK1yy≧K1zz>K1xxであり、
前記第二のヒートシンク部の前記X、Y、Z方向の熱伝導率をそれぞれK2xx、K2yy、K2zzとしたときに、前記熱伝導率がK2yy≧K2xx>K2zzであることを特徴とする半導体装置。 - 請求項8に記載の半導体装置において、
前記ヒートシンク部の少なくとも表面及び裏面に金属層を有することを特徴とする半導体装置。 - 請求項9に記載の半導体装置において、
前記金属層と前記ヒートシンク部の界面に接合層を有することを特徴とする半導体装置。 - 請求項8乃至10に記載の半導体装置において、
前記半導体素子が複数であって、
前記半導体素子の長辺方向に前記半導体素子が直列に並んでいることを特徴とする半導体装置。 - 請求項8乃至12に記載の半導体装置において、
前記熱伝導率に異方性を有するヒートシンク部のX、Y、Z方向のうち少なくとも2方向の前記熱伝導率が600W/mK以上であることを特徴とする半導体装置。 - 矩形の平面形状を有し発熱源となる半導体素子と、
前記半導体素子が実装された第一のヒートシンク部と、
前記第一のヒートシンク部の前記半導体素子とは反対側に接合された第二のヒートシンク部と、
を有する半導体装置であって、
前記半導体素子の長辺方向をX方向、短辺方向をY方向、厚み方向をZ方向とし、
前記第一のヒートシンク部の前記X、Y、Z方向の熱伝導率をそれぞれK1xx、K1yy、K1zzとしたときに、前記熱伝導率がK1yy≧K1xx>K1zzであり、
前記第二のヒートシンク部の前記X、Y、Z方向の熱伝導率をそれぞれK2xx、K2yy、K2zzとしたときに、前記熱伝導率がK2zz≧K2yy>K2xxまたはK2yy≧K2zz>K2xxであることを特徴とする半導体装置。 - 請求項13に記載の半導体装置において、
前記ヒートシンク部の少なくとも表面及び裏面に金属層を有することを特徴とする半導体装置。 - 請求項14に記載の半導体装置において、
前記金属層と前記ヒートシンク部の界面に接合層を有することを特徴とする半導体装置。 - 請求項13乃至15に記載の半導体装置において、
前記半導体素子が複数であって、
前記半導体素子の長辺方向に前記半導体素子が直列に並んでいることを特徴とする半導体装置。 - 請求項13乃至16に記載の半導体装置において、
前記熱伝導率に異方性を有するヒートシンク部のX、Y、Z方向のうち少なくとも2方向の前記熱伝導率が600W/mK以上であることを特徴とする半導体装置。 - 矩形の平面形状を有し発熱源となる半導体素子と、
前記半導体素子が実装された第一のヒートシンク部と、
前記第一のヒートシンク部の前記半導体素子とは反対側に接合された第二のヒートシンク部と、
を有する半導体装置であって、
前記半導体素子の長辺方向をX方向、短辺方向をY方向、厚み方向をZ方向とし、
前記第一のヒートシンク部の前記X、Y、Z方向の熱伝導率をそれぞれK1xx、K1yy、K1zzとしたときに、前記熱伝導率がK1yy≧K1xx>K1zzであり、
前記第二のヒートシンク部が等方的な熱伝導率を有する材料であって、前記熱伝導率が300W/mK以上であることを特徴とする半導体装置。 - 請求項18に記載の半導体装置において、
前記ヒートシンク部の前記半導体素子が実装された表面側に金属層を有することを特徴とする半導体装置。 - 請求項19に記載の半導体装置において、
前記金属層と前記ヒートシンク部の界面に接合層を有することを特徴とする半導体装置。 - 請求項18乃至20に記載の半導体装置において、
前記半導体素子が複数であって、
前記半導体素子の長辺方向に前記半導体素子が直列に並んでいることを特徴とする半導体装置。 - 請求項18乃至20に記載の半導体装置において、
前記熱伝導率に異方性を有する前記ヒートシンク部のX、Y、Z方向のうち少なくとも2方向の前記熱伝導率が600W/mK以上であることを特徴とする半導体装置。 - 請求項1乃至22のいずれかに記載の半導体装置であって、
前記ヒートシンク部が炭素を少なくとも含む複合材からなることを特徴とする半導体装置。
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