JPWO2004090992A1 - Vertical MISFET semiconductor device having high mobility silicon channel - Google Patents

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Abstract

半導体基板上の絶縁層より突出した箱形半導体領域の少なくとも側面をチャネル領域として用いる縦型ＭＩＳ型電界効果トランジスタのチャネル領域に、熱膨張係数差による引張り歪みの導入、または格子緩和シリコン・ゲルマニウムの表面にシリコン膜を形成することで、引っ張り応力を印加し、チャネル領域の移動度を向上させる。Introduction of tensile strain due to difference in thermal expansion coefficient or lattice-relaxed silicon-germanium in the channel region of a vertical MIS field effect transistor using at least a side surface of a box-shaped semiconductor region protruding from an insulating layer on a semiconductor substrate as a channel region By forming a silicon film on the surface, tensile stress is applied and the mobility of the channel region is improved.

Description

本発明は、高移動度シリコンチャネルを有する縦型ＭＩＳ（金属−絶縁膜−シリコン）ＦＥＴ半導体装置及びその製造方法に関するものである。  The present invention relates to a vertical MIS (metal-insulating film-silicon) FET semiconductor device having a high mobility silicon channel and a manufacturing method thereof.

ＭＩＳＦＥＴの高性能化はスケーリングにより実現されている。その重要な因子の一つであるゲート長の微細化を行った場合に顕著になる短チャネル効果の抑制方法として、ダブルゲート電極構造が提案されている。これは、Ｃ．Ｆｉｅｇｎａ，ｅｔ ａｌ．，”Ａ Ｎｅｗ Ｓｃａｌｉｎｇ Ｍｅｔｈｏｄｏｌｏｇｙ ｆｏｒ ｔｈｅ ０．１−０．０２５ｕｍ ＭＯＳＦＥＴ，”ＩＥＥＥ ＶＬＳＩ ｓｙｍｐｏｓｉｕｍ ｏｎ Ｔｅｃｈｎｏｌｏｇｙ，１９９２，ｐｐ．３３．に示されている通り、ボディ部とソース・ドレイン領域の容量結合に比べて、ボディ部とゲート電極の容量結合を増加させることにより、短チャネル効果を抑制する技術である。ダブルゲート構造として、ボディ領域に箱形シリコン膜を用いたＧａｔｅ−ｆｉｒｓｔ ＦｉｎＦＥＴが提案されている。これは、Ｄａｖｉｄ Ｍ．Ｆｒｉｅｄ，ｅｔ ａｌ．，”Ａ ｓｕｂ ４０−ｎｍ ｂｏｄｙ ｔｈｉｃｋｎｅｓｓ ｎ−ｔｙｐｅ ＦｉｎＦＥＴ”、Ｄｅｖｉｃｅ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ，２００１，ｐｐ．２４．に示されている。
図９は、従来のＦｉｎＦＥＴ構造を説明する模式図である。この構造は、従来のＭＩＳＦＥＴとの平面レイアウトの互換性が有ることが利点である。また、チャネルを流れる電流は、シリコン基板表面と平行の方向に流れる。
一方、スケーリング重要な別の因子の一つである移動度を向上する方法として、高移動度シリコンチャネル技術が提案されている。例えば、格子緩和したシリコン・ゲルマニウム膜上に形成した歪みシリコン膜をチャネルとして用いた平面ＭＯＳＦＥＴの高性能化が提案されている。これは、Ｊ．Ｗｅｌｓｅｒ，ｅｔ ａｌ．，”ＮＭＯＳ ａｎｄ ＰＭＯＳ Ｔｒａｎｓｉｓｉｔｏｒ Ｆａｂｒｉｃａｔｅｄ ｉｎ Ｓｔｒａｉｎｅｄ Ｓｉｌｉｃｏｎ／Ｒｅｌａｘｅｄ Ｓｉｌｉｃｏｎ−Ｇｅｒｍａｎｉｕｍ Ｓｔｒｕｃｔｕｒｅ”，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，１９９２，ｐｐ．１０００．に示されている。これは、チャネル領域となるシリコン膜に２軸性引っ張り応力を印加することにより、電子が有効質量が小さい２重縮退バレーの電子の占有確率を増大することで実効移動度が大きくなるためである。しかし、平面ＭＩＳＦＥＴ構造に関するものである。
さらに、シリコン基板上に形成したシリコン酸化膜上に格子緩和したシリコン・ゲルマニウム膜を形成する技術が発表されている。これは、Ｔ．Ｔｅｚｕｋａ ｅｔ ａｌ，”Ｎｏｖｅｌ ｆｕｌｌｙ−ｄｅｐｌｅｔｅｄ ＳｉＧｅ−ｏｎ−ｉｎｓｕｌａｔｏｒ ｐＭＯＳＦＥＴｓ ｗｉｔｈ ｈｉｇｈ−ｍｏｂｉｌｉｔｙ ＳｉＧｅ ｓｕｒｆａｃｅ ｃｈａｎｎｅｌｓ”，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，２００１，ｐｐ．９４６．に示されている。しかし、これも平面ＭＩＳＦＥＴ構造に関するものであり、また、上層に歪みシリコン膜を形成する技術を含むものではない。
他にも、高移動度シリコンチャネル技術として、層間膜とシリコン基板の熱膨張係数差により、シリコン膜に引っ張り応力を印加する方法が発表されている。これは、Ｋ．Ｏｔａ ｅｔ ａｌ，”Ｎｏｖｅｌ Ｌｏｃａｌｌｙ Ｓｔｒａｉｎｅｄ Ｃｈａｎｎｅｌ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ５５ｎｍ ＣＭＯＳ”，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，２００２，ｐｐ．２７．に示されている。しかし、これも平面ＭＩＳＦＥＴ構造に関するものである。
他にも、貼り合わせ技術により、シリコン基板上のシリコン酸化膜上に、歪みシリコン膜を形成する技術が提案されている。これは、Ｔ．Ａ．Ｌａｎｇｄｏ，ｅｔ ａｌ．，”Ｐｒｅｐａｒａｔｉｏｎ ｏｆ Ｎｏｖｅｌ ＳｉＧｅ−Ｆｒｅｅ Ｓｔｒａｉｎｅｄ Ｓｉ ｏｎ Ｉｎｓｕｌａｔｏｒ Ｓｕｂｓｔｒａｔｅｓ”，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ，２００２，ｐｐ．２１１．に示されている。しかし、これも平面ＭＩＳＦＥＴ構造に関するものである。
これまでに、格子緩和シリコン・ゲルマニウム膜上に選択成長によりシリコン膜を形成した構造として、例えば特開２００２−９４０６０に平面ＭＩＳＦＥＴが掲載されている。これまでに、縦型ＭＩＳＦＥＴ構造として、例えば特開２００２−５７３２９に、歪みシリコン膜をチャネルとして用いた縦型ＭＩＳＦＥＴ半導体装置が掲載されている。この構造では、チャネルを流れる駆動電流は基板表面の垂直方向に流れる。
しかしこれらの構造では、従来のＭＩＳＦＥＴとの平面レイアウト互換性が低く、システムＬＳＩに対応した高密度な集積化が困難である。また、平面ＭＩＳＦＥＴでは、ボディ部とドレイン領域の容量カップリングによるＤｒａｉｎ ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇにより短チャネル効果が顕著となり、微細なＭＩＳＦＥＴを形成することが困難となっている。また、従来のＦｉｎＦＥＴでは、高移動度化を実現することは困難であった。The high performance of the MISFET is realized by scaling. A double gate electrode structure has been proposed as a method for suppressing the short channel effect that becomes noticeable when the gate length, which is one of the important factors, is miniaturized. This is because C.I. Fiegna, et al. "A New Scaling Methodology for the 0.1-0.025um MOSFET," IEEE VLSI Symposium on Technology, 1992, pp. 33. As shown in FIG. 5, the short channel effect is suppressed by increasing the capacitive coupling between the body portion and the gate electrode as compared with the capacitive coupling between the body portion and the source / drain regions. As a double gate structure, a Gate-first FinFET using a box-shaped silicon film in a body region has been proposed. This is because David M.M. Fried, et al. , “A sub 40-nm body thickness n-type FinFET”, Device Research Conference, 2001, pp. 196 24. Is shown in
FIG. 9 is a schematic diagram for explaining a conventional FinFET structure. This structure has an advantage that the planar layout is compatible with the conventional MISFET. The current flowing through the channel flows in a direction parallel to the silicon substrate surface.
On the other hand, a high mobility silicon channel technology has been proposed as a method for improving mobility, which is another factor that is important for scaling. For example, a high-performance planar MOSFET using a strained silicon film formed on a lattice-relaxed silicon-germanium film as a channel has been proposed. This is because J. Welser, et al. "NMOS and PMOS Transistor Fabricated in Strained Silicon / Relaxed Silicon-Germanium Structure", IEEE International Electron Device Meeting, 1992, p. 1000. Is shown in This is because by applying a biaxial tensile stress to the silicon film serving as the channel region, the effective mobility is increased by increasing the occupancy probability of the double degenerate valley with a small effective mass of electrons. . However, it relates to a planar MISFET structure.
Furthermore, a technique for forming a lattice-relaxed silicon-germanium film on a silicon oxide film formed on a silicon substrate has been announced. This is because T.W. Tezuka et al, “Novel fully-depleted SiGe-on-insulator pMOSFETs with high-mobility SiGe surface channel, IEEE International Electron. 946. Is shown in However, this also relates to a planar MISFET structure, and does not include a technique for forming a strained silicon film as an upper layer.
In addition, as a high mobility silicon channel technique, a method of applying a tensile stress to a silicon film due to a difference in thermal expansion coefficient between an interlayer film and a silicon substrate has been announced. This is because K.K. Ota et al, "Novel Locally Strained Channel Technology for High Performance 55nm CMOS", IEEE International Electron Device Meeting, 2002, pp. 27. Is shown in However, this also relates to a planar MISFET structure.
In addition, a technique for forming a strained silicon film on a silicon oxide film on a silicon substrate by a bonding technique has been proposed. This is because T.W. A. Langdo, et al. "Preparation of Novell SiGe-Free Strained Insulator Substrates", IEEE International SOI Conference, 2002, pp. 199-001. 211. Is shown in However, this also relates to a planar MISFET structure.
Up to now, as a structure in which a silicon film is formed by selective growth on a lattice-relaxed silicon / germanium film, for example, JP-A-2002-94060 discloses a planar MISFET. So far, as a vertical MISFET structure, for example, JP-A-2002-57329 has described a vertical MISFET semiconductor device using a strained silicon film as a channel. In this structure, the drive current flowing through the channel flows in the direction perpendicular to the substrate surface.
However, in these structures, the planar layout compatibility with the conventional MISFET is low, and high-density integration corresponding to the system LSI is difficult. Further, in the planar MISFET, the short channel effect becomes conspicuous due to the drain induced barrier lowering due to the capacitive coupling between the body portion and the drain region, and it is difficult to form a fine MISFET. Further, it has been difficult to achieve high mobility with the conventional FinFET.

本発明の目的は、従来のＭＩＳＦＥＴとの平面レイアウト互換性を保ったままダブルゲートを実現できるＦｉｎＦＥＴ構造において、高移動度縦型ＭＩＳＦＥＴ構造を実現することにある。
ダブルゲート構造を従来のＭＩＳＦＥＴとの平面レイアウト互換性を保ったまま形成するため、ＦｉｎＦＥＴ構造を用いる。さらに高移動度シリコンチャネルを用いることによりＭＩＳＦＥＴの高性能化を行う。
本発明の各態様は次の通りである。
１． 半導体基板平面より突出した箱形半導体領域の少なくとも側面をチャネル領域として用いる縦型ＭＩＳ型電界効果トランジスタを備えた半導体装置において、前記箱形半導体領域とその下部に存在する埋め込み絶縁膜との熱膨張係数差、および前記箱形半導体領域と層間絶縁膜との熱膨張係数差の少なくとも一方により、前記箱形半導体領域に引っ張り応力が印加されていることを特徴とする半導体装置。
２． 前記箱形半導体領域が箱形シリコン膜であって、チャネルとして用いる側面が｛１１０｝面であることを特徴とする上記１記載の半導体装置。
３． 前記箱形半導体領域と層間絶縁膜との熱膨張係数差により、前記箱型シリコン膜に引っ張り応力が印加されていることを特徴とする上記１または２記載の半導体装置。
４． 前記箱形半導体領域は前記埋め込み絶縁膜の上部に接して設けられており、前記埋め込み絶縁膜との熱膨張係数差により、前記箱形半導体領域に引っ張り応力が印加されていることを特徴とする上記１または２記載の半導体装置。
５． 半導体基板平面より突出した箱形半導体領域の少なくとも側面をチャネル領域として用いる縦型ＭＩＳ型電界効果トランジスタを備えた半導体装置において、前記箱形半導体領域は、箱型に形成された格子緩和シリコン・ゲルマニウム膜とその表面に形成され、チャネル領域として用いられる歪みシリコン膜を有することを特徴とする半導体装置。
６． 前記シリコン・ゲルマニウム膜は、前記埋め込み絶縁膜の上に接触して設けられていることを特徴とする上記５記載の半導体装置。
７． 前記シリコン・ゲルマニウム膜は、前記半導体基板上に連続して設けられ、その一部が、埋め込み絶縁膜を突き抜けて箱型に形成されていることを特徴とする上記５記載の半導体装置。
８． 前記歪みシリコン膜が選択成長法により形成された上記５〜７のいずれかに記載の半導体装置。
９． ゲート絶縁膜が、箱形半導体領域の２側面に接して設けられ、上層のゲート電極がこのゲート絶縁膜を介して前記箱形半導体領域の２側面と対向し、この箱形半導体領域の２側面にチャネルが形成されることを特徴とする上記１〜８のいずれかに記載の半導体装置。
１０． ゲート絶縁膜が、箱形半導体領域の２側面と前記基板と平行な上面に接して設けられ、上層のゲート電極がこのゲート絶縁膜を介して前記箱形半導体領域の３面と対向し、この箱形半導体領域の３面にチャネルが形成されることを特徴とする上記１〜８のいずれかに記載の半導体装置。
１１． 前記箱形半導体領域は、前記半導体基板上に連続して設けられ、その一部が、前記埋め込み絶縁膜を突き抜けて箱型に形成されているものであって、前記絶縁層下部の半導体部の電位を制御するボディコンタクト領域を有することを特徴とする上記１〜４、および７〜１０のいずれかに記載の半導体装置。
１２． ソース領域とボディコンタクト領域を同一のコンタクトで接続することを特徴とする上記１１記載の半導体装置。
１３． ゲート長手方向に直交する箱形の厚さがゲート長以下であることを特徴とする上記１〜１２のいずれかに記載の半導体装置。An object of the present invention is to realize a high mobility vertical MISFET structure in a FinFET structure capable of realizing a double gate while maintaining planar layout compatibility with a conventional MISFET.
In order to form the double gate structure while maintaining the planar layout compatibility with the conventional MISFET, the FinFET structure is used. Further, the performance of the MISFET is improved by using a high mobility silicon channel.
Each aspect of the present invention is as follows.
1. In a semiconductor device including a vertical MIS field effect transistor using at least a side surface of a box-shaped semiconductor region protruding from a semiconductor substrate plane as a channel region, thermal expansion between the box-shaped semiconductor region and a buried insulating film existing therebelow A tensile stress is applied to the box-shaped semiconductor region due to at least one of a coefficient difference and a difference in thermal expansion coefficient between the box-shaped semiconductor region and the interlayer insulating film.
2. 2. The semiconductor device according to claim 1, wherein the box-shaped semiconductor region is a box-shaped silicon film, and a side surface used as a channel is a {110} plane.
3. 3. The semiconductor device according to claim 1 or 2, wherein a tensile stress is applied to the box-shaped silicon film due to a difference in thermal expansion coefficient between the box-shaped semiconductor region and the interlayer insulating film.
4). The box-shaped semiconductor region is provided in contact with an upper portion of the buried insulating film, and a tensile stress is applied to the box-shaped semiconductor region due to a difference in thermal expansion coefficient with the buried insulating film. 3. The semiconductor device according to 1 or 2 above.
5). In a semiconductor device including a vertical MIS field effect transistor that uses at least a side surface of a box-shaped semiconductor region protruding from a semiconductor substrate plane as a channel region, the box-shaped semiconductor region includes a lattice-relaxed silicon germanium formed in a box shape. A semiconductor device comprising a film and a strained silicon film formed on the surface thereof and used as a channel region.
6). 6. The semiconductor device according to claim 5, wherein the silicon-germanium film is provided in contact with the buried insulating film.
7). 6. The semiconductor device according to claim 5, wherein the silicon-germanium film is continuously provided on the semiconductor substrate, and a part of the silicon-germanium film penetrates the buried insulating film and is formed in a box shape.
8). 8. The semiconductor device according to any one of 5 to 7, wherein the strained silicon film is formed by a selective growth method.
9. A gate insulating film is provided in contact with two side surfaces of the box-shaped semiconductor region, and an upper gate electrode is opposed to the two side surfaces of the box-shaped semiconductor region through the gate insulating film. 9. The semiconductor device as described in any one of 1 to 8 above, wherein a channel is formed in the semiconductor device.
10. A gate insulating film is provided in contact with two side surfaces of the box-shaped semiconductor region and an upper surface parallel to the substrate, and an upper gate electrode is opposed to the three surfaces of the box-shaped semiconductor region through the gate insulating film. 9. The semiconductor device according to any one of 1 to 8 above, wherein a channel is formed on three surfaces of the box-shaped semiconductor region.
11. The box-shaped semiconductor region is continuously provided on the semiconductor substrate, and a part of the box-shaped semiconductor region penetrates the buried insulating film and is formed in a box shape. 11. The semiconductor device according to any one of 1 to 4 and 7 to 10, which has a body contact region for controlling a potential.
12 12. The semiconductor device as described in 11 above, wherein the source region and the body contact region are connected by the same contact.
13. 13. The semiconductor device as described in any one of 1 to 12 above, wherein the thickness of the box shape orthogonal to the gate longitudinal direction is equal to or less than the gate length.

図１は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図２は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図３は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図４は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図５は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図６は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図７は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図８は、本発明による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
図９は、従来法による高移動度シリコンチャネルを有する縦型ＭＩＳＦＥＴ半導体装置の一例の平面概念図である。
符号の説明：
１ シリコン基板
２ 埋め込み絶縁膜（Ｂｏｘ）
２１ 傾斜シリコン・ゲルマニウム膜
２２ 格子緩和シリコン・ゲルマニウム膜
２３ 絶縁層（埋め込み絶縁膜）
３ 箱形シリコン（シリコン膜）
３１ ハードマスク
３２ シリコンゲルマニウムＦｉｎ
３３ 歪みシリコン膜
４ ゲート絶縁膜
５ ゲート電極
６ ソース・ドレイン領域
７ コンタクト
８ 層間絶縁膜
７２ ウェル
７３ ボディコンタクト埋め込み部
７４ 箱形（Ｆｉｎ部）
７５ 絶縁層（埋め込み絶縁膜）
７７ａ ゲートコンタクト
７７ｂ ソースコンタクト
７７ｃ ドレインコンタクト
７７ｄ ボディコンタクト
７７ｅ 共通のコンタクトFIG. 1 is a schematic plan view of an example of a vertical MISFET semiconductor device having a high mobility silicon channel according to the present invention.
FIG. 2 is a schematic plan view of an example of a vertical MISFET semiconductor device having a high mobility silicon channel according to the present invention.
FIG. 3 is a conceptual plan view of an example of a vertical MISFET semiconductor device having a high mobility silicon channel according to the present invention.
FIG. 4 is a schematic plan view of an example of a vertical MISFET semiconductor device having a high mobility silicon channel according to the present invention.
FIG. 5 is a conceptual plan view of an example of a vertical MISFET semiconductor device having a high mobility silicon channel according to the present invention.
FIG. 6 is a conceptual plan view of an example of a vertical MISFET semiconductor device having a high mobility silicon channel according to the present invention.
FIG. 7 is a schematic plan view of an example of a vertical MISFET semiconductor device having a high mobility silicon channel according to the present invention.
FIG. 8 is a conceptual plan view of an example of a vertical MISFET semiconductor device having a high mobility silicon channel according to the present invention.
FIG. 9 is a conceptual plan view of an example of a vertical MISFET semiconductor device having a high mobility silicon channel according to a conventional method.
Explanation of symbols:
1 Silicon Substrate 2 Embedded Insulating Film (Box)
21 Inclined silicon / germanium film 22 Lattice relaxed silicon / germanium film 23 Insulating layer (embedded insulating film)
3 Box-shaped silicon (silicon film)
31 Hard mask 32 Silicon germanium Fin
33 Strained silicon film 4 Gate insulating film 5 Gate electrode 6 Source / drain region 7 Contact 8 Interlayer insulating film 72 Well 73 Body contact embedded portion 74 Box shape (Fin portion)
75 Insulating layer (embedded insulating film)
77a Gate contact 77b Source contact 77c Drain contact 77d Body contact 77e Common contact

本発明では、ＦｉｎＦＥＴ構造のＦｉｎの側面をチャネルとするダブルゲート構造およびＦｉｎの上面もチャネルとして使用するトリプルゲート構造のＦｉｎＦＥＴ構造を用いることにより、従来のＭＩＳＦＥＴとの平面レイアウト互換性を保ったまま短チャネル効果抑制を実現しながら、歪みを導入した高移動度シリコンチャネルを用いることにより、ＭＩＳＦＥＴの高性能化を実現できる。尚、本出願で、縦型ＭＩＳＦＥＴとはいわゆるＦｉｎ形ＭＩＳＦＥＴのことである。
以下、本発明の具体的形態について説明する。
＜第１の形態＞
第１の形態について図１を参照して詳細に説明する。図１に示すように、本発明の実施の形態では、シリコン基板１、埋め込み絶縁膜２、シリコン膜３からなる、いわゆるＳｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）基板を使用する。ここで、埋め込み絶縁膜の膜厚は１００ｎｍ程度、シリコン膜３の膜厚は１００ｎｍ程度以下の厚さである。このＳＯＩ基板構造は例えば、ＳＩＭＯＸ法や貼り合わせ法等により形成されている。
まず、通常の熱酸化及び弗化水素水溶液によるエッチングにより、シリコン膜３を５０ｎｍ程度に薄膜化する。さらに後の箱形シリコン膜エッチングのハードマスク３１として、通常のＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法により、１０ｎｍ厚程度以上のＳｉＯ２膜を堆積する。さらに、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン膜を除去し、シリコン膜３を箱形（Ｆｉｎ形）に加工し箱型シリコン膜３形成する。ここで、ドライエッチングされる領域が素子分離となる。ここで「箱型」は、少なくともＭＩＳＦＥＴが形成されたときのチャネルとなる部分が概ね直方体状になるような形状である（以下の形態においても同じ。）。この箱形の幅は、完全空乏化型ＳＯＩ−ＭＩＳＦＥＴとして動作させるためには、ゲート電極長（Ｌｇ）程度以下とすることが好ましい。この時点での断面図を図１（ａ）に示す。
次に、箱形シリコン膜の平坦化を行うため、水素中アニールを用いる。例えば、水素中で９００℃の熱処理を行う。次に、箱形シリコン膜上にゲート絶縁膜４を形成する。例えば、窒化酸素ガス（ＮＯ）と酸素の混合ガスを用いて９５０℃の熱酸化法により１．０ｎｍ程度の厚さで形成する。次にゲート電極５として、多結晶シリコン膜を通常の６２０℃程度のＣＶＤ法により、７５ｎｍ程度の厚さで堆積する。さらに、通常のＣｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ（ＣＭＰ）を行い、多結晶シリコン膜表面の平坦化を行う。次に通常の露光技術とエッチング技術によりゲート電極を形成する。この時点での断面図を図１（ｂ）に示す。
次に、斜めイオン注入により、ハロー（ｈａｌｏ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴにはＢＦ２イオンを、ｐＭＯＳＦＥＴにはｈａｌｏとして砒素イオンを、ウエハの法線方向より４５度程度傾け、ゲート電極の長手方向から３０度の角度より注入する。
次に、斜めイオン注入により、ソース・ドレインエクステンション（ＳＤＥ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より４５度程度傾け、ゲート電極の長手方向から０度の角度より注入する。
次に、通常のＣＶＤ法により酸化シリコン膜を１０ｎｍの厚さで、その後に通常のＣＶＤ法により窒化シリコン膜を４０ｎｍの厚さで堆積する。さらに通常の異方性ドライエッチングを行うことにより、ゲート電極側壁を形成する。さらにソース・ドレイン領域上のコンタクト開口予定部のハードマスクを除去するため、通常の異方性ドライエッチングを行う。
次にソース・ドレイン領域への不純物導入をイオン注入法により行う。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より注入する。
その後、不純物活性化の熱処理を行う。例えば、昇温３００度／秒、降温１００度／秒において、１０５０℃、０ｓｅｃのスパイクアニールを行う。次に、せり上げソース・ドレイン領域およびせり上げシリサイド膜形成のために、シリコン選択成長により、せり上げシリコン膜を３０ｎｍ程度の厚さで形成する。例えば、ＵＨＶ−ＣＶＤ装置により、Ｓｉ２Ｈ６ガスを用い、６００℃で成長する。その後、通常の工程により、ゲート電極とソース・ドレイン領域上のみにシリサイド膜の形成を行う。例えば、通常のスパッタ法で１０ｎｍ程度の膜厚のニッケル膜を形成し、５５０℃、３０ｓｅｃの熱処理を行い、その後、通常のウェットエッチングにより、余剰のニッケル膜を除去する。
次に通常のＣＶＤ法等を用いて、層間膜８を形成する。ここでこの層間膜は、シリコンに比べて熱膨張係数の小さい膜を用い、後の熱処理後の冷却により、シリコン基板に引っ張り歪みが印加されることが特徴である。この時、引っ張り歪みは箱形厚さ方向に垂直な面に直交する２軸応力であることも特徴である。また、同じ膜厚の層間膜を用いた場合、通常のシリコン基板よりも箱形シリコン膜の方が大きな歪みを印加できる。ここで使用できる層間膜としては、酸化シリコン膜、窒化シリコン膜、窒素ドープ酸化シリコン膜、フッ素ドープ酸化シリコン膜、炭素ドープ酸化シリコン膜、アルミナ膜等を挙げることができる。
さらに配線を形成してＭＩＳＦＥＴが完成する。この時点での断面図を図１（ｃ）に示す。
このように形成されたＭＩＳＦＥＴでは、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。シリコンよりも熱膨張係数が小さい層間膜を用いることにより、箱形シリコン膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事ができる。これにより、歪みシリコン膜中にチャネルが形成されるため、シリコン基板に形成されるチャネルに比べて移動度が向上する。
＜第２の形態＞
次に、第２の形態について図２を参照して詳細に説明する。本形態において第１の形態と異なる点は、箱型シリコン膜（Ｆｉｎ）の側面に｛１００｝面がでるように形成した点である。図２に示すように、第１の形態と同様のシリコン基板１、埋め込み絶縁膜２、シリコン膜３からなるＳＯＩ基板を用意するが、面方位がわかるように、｛１００｝面で＜１１０＞方向にノッチがある通常のシリコン基板を使用する。
第１の形態と同様にシリコン膜３を箱形（Ｆｉｎ形）に加工するが、このとき箱形の長手方向が＜１１０＞と等価な方向でになるようにし、箱形の側面に｛１１０｝が露出するようにエッチング加工する。このため本発明の箱形構造では、ｐＭＩＳＦＥＴの移動度が向上する｛１１０｝面をチャネルとする縦型ＭＩＳＦＥＴを実現できる。この時点での断面図を図２（ａ）に示す。
その後第１の形態と同様に、ゲート絶縁膜４、ゲート電極５を形成する。この時点での断面図を図２（ｂ）に示す。
引き続き、第１の形態と同様の工程を経てＭＩＳＦＥＴを完成する。この時点での断面図を図２（ｃ）に示す。
このように形成したＭＩＳＦＥＴでは、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。加えて、｛１１０｝面を用いることにより、｛１００｝面シリコン基板に形成されるチャネルに比べて移動度が向上する。
＜第３の形態＞
次に、第３の形態について図３を参照して詳細に説明する。図３に示すように、シリコン基板１、埋め込み絶縁膜２、歪みシリコン膜３３からなる、いわゆるＳｔｒａｉｎｅｄ−Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＳＯＩ）基板を使用する。ここで、埋め込み絶縁膜の膜厚は１００ｎｍ程度、歪みシリコン膜３３の膜厚は１００ｎｍ程度以下の厚さである。このＳＳＯＩ基板構造は例えば、ＳＩＭＯＸ法や貼り合わせ法等により形成されている。このＳＳＯＩ構造では、埋め込み絶縁膜との熱膨張差によってシリコン膜に引張り歪みを加えることができるものである。埋め込み絶縁膜としては、例えば酸化シリコン膜、窒化シリコン膜、窒素ドープ酸化シリコン膜、フッ素ドープ酸化シリコン膜、炭素ドープ酸化シリコン膜、アルミナ膜等を挙げることができる。
まず、第１の形態と全く同じようにしてＳＳＯＩ基板を加工し、断面図で図３（ａ）に示す構造まで形成する。
その後も第１の形態と同様にして、断面図で図３（ｂ）を経て、さらに図３（ｃ）に示すＭＩＳＦＥＴを形成する。ここで、せり上げシリコン膜を３０ｎｍに成膜するときの成長温度が６００℃で、低くなっているので、箱形歪みシリコン膜の応力緩和を抑制することができる。
このように形成したＭＩＳＦＥＴでは、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。箱形歪みシリコン膜の厚さ方向に垂直な方向に引っ張り歪みを加える事ができる。これにより、歪みシリコン膜中にチャネルが形成されるため、シリコン基板に形成されるチャネルに比べて移動度が向上する。
＜第４の形態＞
次に、第４の形態について図４を参照して詳細に説明する。この形態では、シリコン基板１、埋め込み絶縁膜２、シリコン・ゲルマニウム膜３２からなる、いわゆるＳｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＧＯＩ）基板を使用する。ここで、埋め込み絶縁膜の膜厚は１００ｎｍ程度、シリコン・ゲルマニウム膜３２の膜厚は１００ｎｍ程度以下の厚さである。また、シリコン・ゲルマニウム膜のゲルマニウム濃度は、５％程度以上である。このＳＧＯＩ基板構造は例えば、ＳＩＭＯＸ法や貼り合わせ法等により形成されている。
まず、通常の熱酸化及びアンモニア過酸化水素水溶液によるエッチングにより、シリコン・ゲルマニウム膜３２を５０ｎｍ程度に薄膜化する。さらに後の箱形シリコン・ゲルマニウム膜エッチングのハードマスク３１として、通常のＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法により、１０ｎｍ厚程度以上のＳｉＯ２膜を堆積する。さらに、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン・ゲルマニウム膜を除去し、シリコン・ゲルマニウム膜を箱形に形成して箱形シリコン・ゲルマニウム膜３２する。ここで、ドライエッチングされる領域が素子分離となる。また、箱形の幅は、完全空乏化型ＳＯＩ−ＭＩＳＦＥＴとして動作させるため、ゲート電極長（Ｌｇ）程度以下とする必要がある。この時点での断面図を図４（ａ）に示す。
次に、箱形シリコン・ゲルマニウム膜の平坦化を行うため、水素中アニールを用いる。例えば、水素中で９００℃の熱処理を行う。次に、シリコン選択成長により、歪みシリコン膜３３を１０ｎｍ程度の厚さで形成する。例えば、ＵＨＶ−ＣＶＤ装置により、Ｓｉ２Ｈ６ガスを用い、６００℃で成長する。成長温度を低くすることにより、箱形シリコン・ゲルマニウム膜から歪みシリコン膜へのゲルマニウム拡散を抑制する事ができる。この時、格子緩和したシリコン・ゲルマニウム膜３２にシリコン膜を形成するため、箱形シリコン・ゲルマニウム膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事ができる。
その後、歪みシリコン膜上にゲート絶縁膜４を形成する。例えば、窒化酸素ガス（ＮＯ）と酸素の混合ガスを用いて９５０℃の熱酸化法により１．０ｎｍ程度の厚さで形成する。次にゲート電極として、多結晶シリコン膜５を通常の６２０℃程度のＣＶＤ法により、７５ｎｍ程度の厚さで堆積する。さらに、通常のＣｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ（ＣＭＰ）を行い、多結晶シリコン膜表面の平坦化を行う。次に通常の露光技術とエッチング技術によりゲート電極を形成する。この時点での断面図を図４（ｂ）に示す。
次に、斜めイオン注入により、ハロー（ｈａｌｏ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴにはＢＦ２イオンを、ｐＭＯＳＦＥＴにはｈａｌｏとして砒素イオンを、ウエハの法線方向より４５度程度傾け、ゲート電極の長手方向から３０度の角度より注入する。次に、斜めイオン注入により、ソース・ドレインエクステンション（ＳＤＥ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より４５度程度傾け、ゲート電極の長手方向から０度の角度より注入する。次に、通常のＣＶＤ法により酸化シリコン膜を１０ｎｍの厚さで、その後に通常のＣＶＤ法により窒化シリコン膜を４０ｎｍの厚さで堆積する。さらに通常の異方性ドライエッチングを行うことにより、ゲート電極側壁を形成する。さらにソース・ドレイン領域上のコンタクト開口予定部のハードマスクを除去するため、通常の異方性ドライエッチングを行う。
次にソース・ドレイン領域への不純物導入をイオン注入法により行う。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より注入する。その後、不純物活性化の熱処理を行う。例えば、昇温３００度／秒、降温１００度／秒において、１０５０℃、０ｓｅｃのスパイクアニールを行う。次に、シリコン選択成長により、せり上げシリコン膜を３０ｎｍ程度の厚さで形成する。例えば、ＵＨＶ−ＣＶＤ装置により、Ｓｉ２Ｈ６ガスを用い、６００℃で成長する。ここで、成長温度を低くすることにより、箱形シリコン・ゲルマニウム膜から歪みシリコン膜へのゲルマニウム拡散を抑制する事ができ、さらに歪みシリコン膜の応力緩和を抑制することができる。
その後、通常の工程により、ゲート電極とソース・ドレイン領域上のみにシリサイド膜の形成を行う。例えば、通常のスパッタ法で１０ｎｍ程度の膜厚のニッケル膜を形成し、５５０℃、３０ｓｅｃの熱処理を行い、その後、通常のウェットエッチングにより、余剰のニッケル膜を除去する。次に通常の成膜方法により層間絶縁膜を堆積し、さらに配線を形成してＭＩＳＦＥＴが完成する。この時点での断面図を図４（ｃ）に示す。
このように形成したＭＩＳＦＥＴでは、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。格子緩和したシリコン・ゲルマニウム膜にシリコン膜を形成するため、箱形シリコン・ゲルマニウム膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事ができる。これにより、歪みシリコン膜中にチャネルが形成されるため、シリコン基板に形成されるチャネルに比べて移動度が向上する。
＜第５の形態＞
次に、第５の形態について図５を参照して詳細に説明する。図５に示すようにこの形態では、シリコン基板１、傾斜シリコン・ゲルマニウム膜２１、格子緩和シリコン・ゲルマニウム膜２２からなる基板を主体としている。ここで、傾斜シリコン・ゲルマニウム膜２１の膜厚は１μｍ、格子緩和シリコン・ゲルマニウム膜は２μｍの厚さである。また、格子緩和シリコン・ゲルマニウム膜のゲルマニウム濃度は、５％程度以上である。
まず、後の箱形シリコン・ゲルマニウム膜エッチングのハードマスク３１として、通常のＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法により、１０ｎｍ厚程度以上のＳｉＯ２膜を堆積する。さらに、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン・ゲルマニウム膜をエッチングし、溝を形成する。この工程により、シリコン・ゲルマニウム膜を箱形に形成する。また、箱形の幅は、完全空乏化型ＳＯＩ−ＭＩＳＦＥＴとして動作させるため、ゲート電極長（Ｌｇ）程度以下とする必要がある。この時点での断面図を図５（ａ）に示す。
次に、素子分離膜として通常のＣＶＤ法により、酸化シリコン膜を箱形シリコン・ゲルマニウム膜厚さより厚く形成し、さらに、通常のＣＭＰプロセスと異方性エッチング技術により、酸化シリコン膜を薄膜化して絶縁層２３とし、箱形シリコン・ゲルマニウム膜のＦｉｎ部分を露出させる。尚、この絶縁層は、素子として機能するＦｉｎ部分の下部にあることから、本出願では、この絶縁層も埋め込み絶縁膜といい、この形態は、半導体領域が埋め込み絶縁膜を突き抜けて突出して箱形（Ｆｉｎ形）を形成している形態である。
次に、箱形シリコン・ゲルマニウム膜の平坦化を行うため、水素中アニールを用いる。例えば、水素中で９００℃の熱処理を行う。
次に、選択シリコン成長により、歪みシリコン膜３３を１０ｎｍ程度の厚さで形成する。例えば、ＵＨＶ−ＣＶＤ装置により、Ｓｉ２Ｈ６ガスを用い、６００℃で成長する。成長温度を低くすることにより、箱形シリコン・ゲルマニウム膜から歪みシリコン膜へのゲルマニウム拡散を抑制する事ができる。この時、格子緩和したシリコン・ゲルマニウム膜にシリコン膜を形成するため、箱形シリコン・ゲルマニウム膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事ができる。その後、歪みシリコン膜上にゲート絶縁膜４を形成する。例えば、窒化酸素ガス（ＮＯ）と酸素の混合ガスを用いて９５０℃の熱酸化法により１．０ｎｍ程度の厚さで形成する。この時点での断面図を図５（ｂ）に示す。
その後は、第４の形態と全く同様にして、図５（ｃ）に示すＭＩＳＦＥＴを完成した。
このように形成したＭＩＳＦＥＴでは、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。格子緩和したシリコン・ゲルマニウム膜にシリコン膜を形成するため、箱形シリコン・ゲルマニウム膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事ができる。これにより、歪みシリコン膜中にチャネルが形成されるため、シリコン基板に形成されるチャネルに比べて移動度が向上する。
＜第６の形態＞
次に、第６の形態について図６を参照して詳細に説明する。第１の形態は箱形シリコン膜の側面をチャネル領域とするダブルゲート形であったが、この形態では、箱形シリコン膜の上面もチャネルと機能させる構造である。
図６に示すようにこの実施の形態では、シリコン基板１、埋め込み絶縁膜２、シリコン膜３からなる、いわゆるＳｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）基板を使用する。ここで、埋め込み絶縁膜の膜厚は１００ｎｍ程度、シリコン膜３の膜厚は１００ｎｍ程度以下の厚さである。このＳＯＩ基板構造は例えば、ＳＩＭＯＸ法や貼り合わせ法等により形成されている。
まず、通常の熱酸化及び弗化水素水溶液によるエッチングにより、シリコン膜３を５０ｎｍ程度に薄膜化する。さらに、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン膜を除去し、シリコン膜を箱形に形成して箱形シリコン膜３とする。ここで、ドライエッチングされる領域が素子分離となる。また、箱形の幅は、完全空乏化型ＳＯＩ−ＭＩＳＦＥＴとして動作させるため、ゲート電極長（Ｌｇ）程度以下とする必要がある。この形態では、図６（ａ）に示すように、ハードマスクをエッチングマスクとして使用した場合でも、それを除去し、箱形シリコン膜３の上面を露出させる。
次に、第１の形態と同様に、箱形シリコン膜の平坦化を行い次に、箱形シリコン膜３３上にゲート絶縁膜４を形成し、さらにゲート電極５を形成する。この時点での断面図を図６（ｂ）に示す。
その後は、第１の形態において、ハロー（ｈａｌｏ）領域の不純物を導入する際に、ウエハの法線方向より３０度程度傾け、ゲート電極の長手方向から９０度の角度より注入し、ソース・ドレインエクステンション（ＳＤＥ）領域の不純物を導入する際にウエハの法線方向より３０度程度傾け、ゲート電極の長手方向から９０度の角度より注入する以外は第１の形態と同様にして、ＭＩＳＦＥＴを完成する。この時点での断面図を図６（ｃ）に示す。
このように形成したＭＩＳＦＥＴでは、箱形シリコンの三面にゲートを形成する構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。シリコンよりも熱膨張係数が小さい層間膜を用いることにより、チャネルが発生する三面すべてで引っ張り応力を発生させることができる。また、同じ膜厚の層間膜を用いた場合、通常のシリコン基板よりも三面にゲートを形成する構造の方が大きな歪みを印加できる。これにより、シリコン基板に形成されるチャネルに比べて移動度が向上する。
＜第７の形態＞
次に、第７の形態について図７を参照して詳細に説明する。
まず、通常のイオン注入法により、シリコン基板１中に、ウェル７２及びボディコンタクト埋め込み部７３のイオン注入を行う。さらに、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン膜を除去し、シリコン膜を箱形部（Ｆｉｎ部）７４を形成する。ここで、ドライエッチングされる領域が素子分離となる。また、箱形の幅は、完全空乏化型ＳＯＩ−ＭＩＳＦＥＴとして動作させるため、ゲート電極長（Ｌｇ）程度以下とする必要がある。次に素子分離膜として、通常のプラズマＣＶＤ法により、絶縁膜、例えばＳｉＯ２膜を形成する。次に、ＣＭＰにより絶縁膜を平坦化した後、ドライエッチング技術により薄膜化して絶縁層７５とすると共に、箱形シリコンのＦｉｎ部分を露出させる。尚、この絶縁層は、素子として機能するＦｉｎ部分の下部にあることから、本出願では、この絶縁層も埋め込み絶縁膜といい、この形態は、半導体領域が埋め込み絶縁膜を突き抜けて突出して箱形（Ｆｉｎ形）を形成している形態である。
次に、第１の形態と同様に箱形シリコン膜側壁の平坦化を行うため、水素中アニールを行い、ゲート絶縁膜４を形成し、ゲート電極を形成し、次に、斜めイオン注入により、ハロー（ｈａｌｏ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴにはＢＦ２イオンを、ｐＭＯＳＦＥＴにはｈａｌｏとして砒素イオンを、ウエハの法線方向より３０度程度傾け、ゲート電極の長手方向から９０度の角度より注入する。
次に、斜めイオン注入により、ソース・ドレインエクステンション（ＳＤＥ）領域の不純物を導入する。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より３０度程度傾け、ゲート電極の長手方向から９０度の角度より注入する。次に、通常のＣＶＤ法により酸化シリコン膜を１０ｎｍの厚さで、その後に通常のＣＶＤ法により窒化シリコン膜を４０ｎｍの厚さで堆積する。さらに通常の異方性ドライエッチングを行うことにより、ゲート電極側壁を形成する。
次にソース・ドレイン領域への不純物導入をイオン注入法により行う。例えば、ｎＭＯＳＦＥＴには砒素イオンを、ｐＭＯＳＦＥＴにはボロンイオンを、ウエハの法線方向より注入する。その後、不純物活性化の熱処理を行う。例えば、昇温３００度／秒、降温１００度／秒において、１０５０℃、０ｓｅｃのスパイクアニールを行う。次に、シリコン選択成長により、せり上げシリコン膜を３０ｎｍ程度の厚さで形成する。例えば、ＵＨＶ−ＣＶＤ装置により、Ｓｉ２Ｈ６ガスを用い、６００℃で成長する。
その後、通常の工程により、ゲート電極とソース・ドレイン領域上のみにシリサイド膜の形成を行う。例えば、通常のスパッタ法で１０ｎｍ程度の膜厚のニッケル膜を形成し、５５０℃、３０ｓｅｃの熱処理を行い、その後、通常のウェットエッチングにより、余剰のニッケル膜を除去する。次に通常のＣＶＤ法等を用いて、層間膜８を形成する。ここでこの層間膜は、シリコンに比べて熱膨張係数の小さい膜を用い、後の熱処理後の冷却により、シリコン基板に引っ張り歪みが印加されることが特徴である。層間膜として使用できるものは第１の形態で述べた。この時、引っ張り歪みは、箱形厚さ方向に垂直な面において、直交する２軸応力であることも特徴である。さらに、引っ張り歪みは、シリコン膜３の厚さ方向に垂直な面においても、直交する２軸応力であることも特徴である。このように、層間膜からの引っ張り歪みにより、チャネルが発生する三面すべてで引っ張り応力を発生させることができる。また、同じ膜厚の層間膜を用いた場合、通常のシリコン基板よりも箱形シリコン膜の方が大きな歪みを印加できる。
その後、ゲートコンタクト７７ａ、ソースコンタクト７７ｂ、ドレインコンタクト７７ｃ、ボディコンタクト７７ｄをそれぞれ形成し、さらに配線を形成してＭＩＳＦＥＴが完成する。この時点での断面図を図７に示す。
このように形成したＭＩＳＦＥＴでは、ボディコンタクト構造を用いることにより、ＳＯＩ−ＭＯＳＦＥＴにおいてしきい値変動を発生させ、回路動作が不安定となる、基板浮遊効果の抑制が可能となる。三面にゲートを形成する構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。シリコンよりも熱膨張係数が小さい層間膜を用いることにより、チャネルが発生する三面すべてで引っ張り応力を発生させることができる。また、同じ膜厚の層間膜を用いた場合、通常のシリコン基板よりも三面にゲートを形成する構造の方が大きな歪みを印加できる。これにより、シリコン基板に形成されるチャネルに比べて移動度が向上する。
＜第８の形態＞
次に、第８の形態について図８を参照して詳細に説明する。この形態では、第７の形態において、ソース領域とボディコンタクト領域に対して共通のコンタクト７７ｅを形成した構造である。
このように形成したＭＩＳＦＥＴでは、ソース領域とボディコンタクト領域を接続したボディコンタクト構造を用いることにより、ＳＯＩ−ＭＯＳＦＥＴにおいてしきい値変動を発生させ、回路動作が不安定となる、基板浮遊効果の抑制が可能となる。また、通常のボディコンタクト構造に比べて、ソース領域とドレイン領域の対称性はなくなるものの、レイアウト面積が小さくなることが特徴である。また、三面にゲートを形成する構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。シリコンよりも熱膨張係数が小さい層間膜を用いることにより、チャネルが発生する三面すべてで引っ張り応力を発生させることができる。また、同じ膜厚の層間膜を用いた場合、通常のシリコン基板よりも三面にゲートを形成する構造の方が大きな歪みを印加できる。これにより、シリコン基板に形成されるチャネルに比べて移動度が向上する。In the present invention, the planar layout compatibility with the conventional MISFET is maintained by using the double gate structure having the Fin side surface of the FinFET structure as the channel and the FinFET structure having the triple gate structure in which the upper surface of the Fin is also used as the channel. By using a high mobility silicon channel with distortion introduced while suppressing the short channel effect, high performance of the MISFET can be realized. In the present application, the vertical MISFET is a so-called Fin-type MISFET.
Hereinafter, specific embodiments of the present invention will be described.
<First form>
The first embodiment will be described in detail with reference to FIG. As shown in FIG. 1, in the embodiment of the present invention, a so-called silicon on insulator (SOI) substrate composed of a silicon substrate 1, a buried insulating film 2, and a silicon film 3 is used. Here, the buried insulating film has a thickness of about 100 nm, and the silicon film 3 has a thickness of about 100 nm or less. This SOI substrate structure is formed by, for example, a SIMOX method or a bonding method.
First, the silicon film 3 is thinned to about 50 nm by normal thermal oxidation and etching with an aqueous hydrogen fluoride solution. Further, as a hard mask 31 for later box-shaped silicon film etching, SiO having a thickness of about 10 nm or more is formed by a normal chemical vapor deposition (CVD) method. 2 Deposit a film. Further, the silicon film 3 is processed into a box shape (Fin type) by removing the silicon film in the region which becomes the element isolation and the region which does not become the channel by the normal exposure technology and the normal anisotropic dry etching technology, and the box type silicon. A film 3 is formed. Here, the region to be dry etched is element isolation. Here, the “box type” has a shape in which at least a portion that becomes a channel when the MISFET is formed is substantially a rectangular parallelepiped (the same applies to the following embodiments). In order to operate as a fully depleted SOI-MISFET, the width of the box is preferably about the gate electrode length (Lg) or less. A cross-sectional view at this point is shown in FIG.
Next, annealing in hydrogen is used to planarize the box-shaped silicon film. For example, heat treatment is performed at 900 ° C. in hydrogen. Next, the gate insulating film 4 is formed on the box-shaped silicon film. For example, it is formed with a thickness of about 1.0 nm by a thermal oxidation method at 950 ° C. using a mixed gas of oxygen nitride gas (NO) and oxygen. Next, a polycrystalline silicon film is deposited as a gate electrode 5 with a thickness of about 75 nm by a normal CVD method at about 620 ° C. Further, normal chemical-mechanical polishing (CMP) is performed to planarize the surface of the polycrystalline silicon film. Next, a gate electrode is formed by a normal exposure technique and etching technique. A cross-sectional view at this point is shown in FIG.
Next, impurities in the halo region are introduced by oblique ion implantation. For example, nMOSFET has BF 2 Ions are implanted into the pMOSFET as halo, and arsenic ions are implanted at an angle of about 45 degrees from the normal direction of the wafer and an angle of 30 degrees from the longitudinal direction of the gate electrode.
Next, impurities in the source / drain extension (SDE) region are introduced by oblique ion implantation. For example, arsenic ions are implanted into the nMOSFET and boron ions are implanted into the pMOSFET at an angle of about 45 degrees from the normal direction of the wafer and at an angle of 0 degrees from the longitudinal direction of the gate electrode.
Next, a silicon oxide film is deposited to a thickness of 10 nm by a normal CVD method, and then a silicon nitride film is deposited to a thickness of 40 nm by a normal CVD method. Further, the side wall of the gate electrode is formed by performing normal anisotropic dry etching. Further, in order to remove the hard mask at the contact opening planned portion on the source / drain region, normal anisotropic dry etching is performed.
Next, impurities are introduced into the source / drain regions by ion implantation. For example, arsenic ions are implanted into the nMOSFET and boron ions are implanted into the pMOSFET from the normal direction of the wafer.
Thereafter, a heat treatment for impurity activation is performed. For example, spike annealing is performed at 1050 ° C. for 0 sec at a temperature increase of 300 degrees / second and a temperature decrease of 100 degrees / second. Next, in order to form a raised source / drain region and a raised silicide film, a raised silicon film is formed with a thickness of about 30 nm by silicon selective growth. For example, using a UHV-CVD apparatus, Si 2 H 6 Using gas, grow at 600 ° C. Thereafter, a silicide film is formed only on the gate electrode and the source / drain regions by a normal process. For example, a nickel film having a thickness of about 10 nm is formed by a normal sputtering method, heat treatment is performed at 550 ° C. for 30 seconds, and then the excess nickel film is removed by normal wet etching.
Next, the interlayer film 8 is formed using a normal CVD method or the like. Here, the interlayer film is a film having a smaller thermal expansion coefficient than silicon, and is characterized in that tensile strain is applied to the silicon substrate by cooling after the subsequent heat treatment. At this time, the tensile strain is also characterized by a biaxial stress perpendicular to a plane perpendicular to the box thickness direction. Further, when an interlayer film having the same film thickness is used, a larger distortion can be applied to the box-shaped silicon film than to a normal silicon substrate. Examples of the interlayer film that can be used here include a silicon oxide film, a silicon nitride film, a nitrogen-doped silicon oxide film, a fluorine-doped silicon oxide film, a carbon-doped silicon oxide film, and an alumina film.
Further, wiring is formed to complete the MISFET. A cross-sectional view at this point is shown in FIG.
In the MISFET formed in this way, the short channel effect can be suppressed by the double gate structure, so that the operating gate length can be reduced and the substrate concentration can be reduced, so that the operating region becomes a low electric field region and further moves. The degree can be improved. By using an interlayer film having a smaller thermal expansion coefficient than silicon, tensile strain can be applied in all directions perpendicular to the thickness direction of the box-shaped silicon film. Thereby, since a channel is formed in the strained silicon film, the mobility is improved as compared with the channel formed in the silicon substrate.
<Second form>
Next, the second embodiment will be described in detail with reference to FIG. This embodiment is different from the first embodiment in that a {100} plane is formed on the side surface of the box-type silicon film (Fin). As shown in FIG. 2, an SOI substrate including the silicon substrate 1, the buried insulating film 2, and the silicon film 3 similar to that of the first embodiment is prepared. As can be seen from the plane orientation, <110> on the {100} plane. A normal silicon substrate with a notch in the direction is used.
As in the first embodiment, the silicon film 3 is processed into a box shape (Fin shape). At this time, the longitudinal direction of the box shape is set to a direction equivalent to <110>, and {110 } Is exposed so as to be exposed. For this reason, the box-type structure of the present invention can realize a vertical MISFET having a {110} plane as a channel where the mobility of the pMISFET is improved. A cross-sectional view at this point is shown in FIG.
Thereafter, a gate insulating film 4 and a gate electrode 5 are formed as in the first embodiment. A cross-sectional view at this point is shown in FIG.
Subsequently, a MISFET is completed through the same steps as in the first embodiment. A cross-sectional view at this point is shown in FIG.
In the MISFET formed in this manner, the short channel effect can be suppressed by the double gate structure, so that the operating gate length can be reduced and the substrate concentration can be reduced, so that the operating region becomes a low electric field region, and further the mobility. Can be improved. In addition, by using the {110} plane, the mobility is improved as compared with the channel formed in the {100} plane silicon substrate.
<Third embodiment>
Next, the third embodiment will be described in detail with reference to FIG. As shown in FIG. 3, a so-called Strained-Silicon on Insulator (SSOI) substrate composed of the silicon substrate 1, the buried insulating film 2, and the strained silicon film 33 is used. Here, the thickness of the buried insulating film is about 100 nm, and the thickness of the strained silicon film 33 is about 100 nm or less. This SSOI substrate structure is formed by, for example, a SIMOX method or a bonding method. In this SSOI structure, tensile strain can be applied to the silicon film due to a difference in thermal expansion from the buried insulating film. Examples of the buried insulating film include a silicon oxide film, a silicon nitride film, a nitrogen-doped silicon oxide film, a fluorine-doped silicon oxide film, a carbon-doped silicon oxide film, and an alumina film.
First, the SSOI substrate is processed in exactly the same manner as in the first embodiment, and the structure shown in FIG.
Thereafter, similarly to the first embodiment, the MISFET shown in FIG. 3C is formed through the cross-sectional view of FIG. 3B. Here, since the growth temperature when the raised silicon film is formed to 30 nm is 600 ° C. and is low, stress relaxation of the box-shaped strained silicon film can be suppressed.
In the MISFET formed in this manner, the short channel effect can be suppressed by the double gate structure, so that the operating gate length can be reduced and the substrate concentration can be reduced, so that the operating region becomes a low electric field region, and further the mobility. Can be improved. Tensile strain can be applied in a direction perpendicular to the thickness direction of the box-shaped strained silicon film. Thereby, since a channel is formed in the strained silicon film, the mobility is improved as compared with the channel formed in the silicon substrate.
<4th form>
Next, the fourth embodiment will be described in detail with reference to FIG. In this embodiment, a so-called silicon germanium on insulator (SGOI) substrate including the silicon substrate 1, the buried insulating film 2, and the silicon-germanium film 32 is used. Here, the thickness of the buried insulating film is about 100 nm, and the thickness of the silicon-germanium film 32 is about 100 nm or less. The germanium concentration of the silicon-germanium film is about 5% or more. This SGOI substrate structure is formed by, for example, a SIMOX method or a bonding method.
First, the silicon-germanium film 32 is thinned to about 50 nm by normal thermal oxidation and etching with an aqueous ammonia hydrogen peroxide solution. Further, as a hard mask 31 for later box-shaped silicon / germanium film etching, SiO having a thickness of about 10 nm or more is formed by a normal Chemical Vapor Deposition (CVD) method. 2 Deposit a film. Furthermore, the silicon-germanium film is removed from the region that will become the element isolation and the region that will not become the channel by the normal exposure technology and the normal anisotropic dry etching technology, and the silicon-germanium film is formed into a box shape to form a box-shaped silicon A germanium film 32 is formed. Here, the region to be dry etched is element isolation. In addition, the box width needs to be about the gate electrode length (Lg) or less in order to operate as a fully depleted SOI-MISFET. A cross-sectional view at this point is shown in FIG.
Next, annealing in hydrogen is used to planarize the box-shaped silicon / germanium film. For example, heat treatment is performed at 900 ° C. in hydrogen. Next, a strained silicon film 33 is formed with a thickness of about 10 nm by selective silicon growth. For example, using a UHV-CVD apparatus, Si 2 H 6 Using gas, grow at 600 ° C. By lowering the growth temperature, germanium diffusion from the box-shaped silicon / germanium film to the strained silicon film can be suppressed. At this time, since the silicon film is formed on the lattice-relaxed silicon-germanium film 32, tensile strain can be applied in all directions perpendicular to the thickness direction of the box-shaped silicon-germanium film.
Thereafter, a gate insulating film 4 is formed on the strained silicon film. For example, it is formed with a thickness of about 1.0 nm by a thermal oxidation method at 950 ° C. using a mixed gas of oxygen nitride gas (NO) and oxygen. Next, as a gate electrode, a polycrystalline silicon film 5 is deposited with a thickness of about 75 nm by an ordinary CVD method at about 620 ° C. Further, normal chemical-mechanical polishing (CMP) is performed to planarize the surface of the polycrystalline silicon film. Next, a gate electrode is formed by a normal exposure technique and etching technique. A cross-sectional view at this point is shown in FIG.
Next, impurities in the halo region are introduced by oblique ion implantation. For example, nMOSFET has BF 2 Ions are implanted into the pMOSFET as halo, and arsenic ions are implanted at an angle of about 45 degrees from the normal direction of the wafer and an angle of 30 degrees from the longitudinal direction of the gate electrode. Next, impurities in the source / drain extension (SDE) region are introduced by oblique ion implantation. For example, arsenic ions are implanted into the nMOSFET and boron ions are implanted into the pMOSFET at an angle of about 45 degrees from the normal direction of the wafer and at an angle of 0 degrees from the longitudinal direction of the gate electrode. Next, a silicon oxide film is deposited to a thickness of 10 nm by a normal CVD method, and then a silicon nitride film is deposited to a thickness of 40 nm by a normal CVD method. Further, the side wall of the gate electrode is formed by performing normal anisotropic dry etching. Further, in order to remove the hard mask at the contact opening planned portion on the source / drain region, normal anisotropic dry etching is performed.
Next, impurities are introduced into the source / drain regions by ion implantation. For example, arsenic ions are implanted into the nMOSFET and boron ions are implanted into the pMOSFET from the normal direction of the wafer. Thereafter, a heat treatment for impurity activation is performed. For example, spike annealing is performed at 1050 ° C. for 0 sec at a temperature increase of 300 degrees / second and a temperature decrease of 100 degrees / second. Next, a raised silicon film is formed with a thickness of about 30 nm by selective silicon growth. For example, using a UHV-CVD apparatus, Si 2 H 6 Using gas, grow at 600 ° C. Here, by lowering the growth temperature, germanium diffusion from the box-shaped silicon / germanium film to the strained silicon film can be suppressed, and stress relaxation of the strained silicon film can be further suppressed.
Thereafter, a silicide film is formed only on the gate electrode and the source / drain regions by a normal process. For example, a nickel film having a thickness of about 10 nm is formed by a normal sputtering method, heat treatment is performed at 550 ° C. for 30 seconds, and then the excess nickel film is removed by normal wet etching. Next, an interlayer insulating film is deposited by a normal film formation method, and wiring is further formed to complete a MISFET. A cross-sectional view at this point is shown in FIG.
In the MISFET formed in this manner, the short channel effect can be suppressed by the double gate structure, so that the operating gate length can be reduced and the substrate concentration can be reduced, so that the operating region becomes a low electric field region, and further the mobility. Can be improved. Since the silicon film is formed on the lattice-relaxed silicon-germanium film, tensile strain can be applied in all directions perpendicular to the thickness direction of the box-shaped silicon-germanium film. Thereby, since a channel is formed in the strained silicon film, the mobility is improved as compared with the channel formed in the silicon substrate.
<5th form>
Next, a fifth embodiment will be described in detail with reference to FIG. As shown in FIG. 5, this embodiment mainly includes a substrate including a silicon substrate 1, a tilted silicon / germanium film 21, and a lattice-relaxed silicon / germanium film 22. Here, the thickness of the tilted silicon / germanium film 21 is 1 μm, and the thickness of the lattice-relaxed silicon / germanium film is 2 μm. The germanium concentration of the lattice-relaxed silicon / germanium film is about 5% or more.
First, as a hard mask 31 for the subsequent etching of a box-shaped silicon / germanium film, SiO having a thickness of about 10 nm or more is formed by a normal chemical vapor deposition (CVD) method. 2 Deposit a film. Further, a trench is formed by etching the silicon-germanium film in a region that becomes an element isolation and a region that does not become a channel by a normal exposure technique and a normal anisotropic dry etching technique. By this process, a silicon-germanium film is formed in a box shape. In addition, the box width needs to be about the gate electrode length (Lg) or less in order to operate as a fully depleted SOI-MISFET. A cross-sectional view at this point is shown in FIG.
Next, as a device isolation film, a silicon oxide film is formed thicker than the box-shaped silicon / germanium film thickness by a normal CVD method, and the silicon oxide film is thinned by a normal CMP process and an anisotropic etching technique. As the insulating layer 23, the Fin portion of the box-shaped silicon-germanium film is exposed. In addition, since this insulating layer is under the Fin portion functioning as an element, in this application, this insulating layer is also referred to as a buried insulating film. This form is a box in which the semiconductor region protrudes through the buried insulating film. This is a form forming a shape (Fin shape).
Next, annealing in hydrogen is used to planarize the box-shaped silicon / germanium film. For example, heat treatment is performed at 900 ° C. in hydrogen.
Next, a strained silicon film 33 is formed with a thickness of about 10 nm by selective silicon growth. For example, using a UHV-CVD apparatus, Si 2 H 6 Using gas, grow at 600 ° C. By lowering the growth temperature, germanium diffusion from the box-shaped silicon / germanium film to the strained silicon film can be suppressed. At this time, since the silicon film is formed on the lattice-relaxed silicon-germanium film, tensile strain can be applied in all directions perpendicular to the thickness direction of the box-shaped silicon-germanium film. Thereafter, a gate insulating film 4 is formed on the strained silicon film. For example, it is formed with a thickness of about 1.0 nm by a thermal oxidation method at 950 ° C. using a mixed gas of oxygen nitride gas (NO) and oxygen. A cross-sectional view at this point is shown in FIG.
Thereafter, the MISFET shown in FIG. 5C was completed in exactly the same manner as in the fourth embodiment.
In the MISFET formed in this manner, the short channel effect can be suppressed by the double gate structure, so that the operating gate length can be reduced and the substrate concentration can be reduced, so that the operating region becomes a low electric field region, and further the mobility. Can be improved. Since the silicon film is formed on the lattice-relaxed silicon-germanium film, tensile strain can be applied in all directions perpendicular to the thickness direction of the box-shaped silicon-germanium film. Thereby, since a channel is formed in the strained silicon film, the mobility is improved as compared with the channel formed in the silicon substrate.
<Sixth form>
Next, the sixth embodiment will be described in detail with reference to FIG. The first form is a double gate type in which the side surface of the box-shaped silicon film is a channel region, but in this form, the upper surface of the box-shaped silicon film also functions as a channel.
As shown in FIG. 6, in this embodiment, a so-called silicon on insulator (SOI) substrate including a silicon substrate 1, a buried insulating film 2, and a silicon film 3 is used. Here, the buried insulating film has a thickness of about 100 nm, and the silicon film 3 has a thickness of about 100 nm or less. This SOI substrate structure is formed by, for example, a SIMOX method or a bonding method.
First, the silicon film 3 is thinned to about 50 nm by normal thermal oxidation and etching with an aqueous hydrogen fluoride solution. Further, the silicon film is removed from the region for element isolation and the region that does not become a channel by a normal exposure technique and a normal anisotropic dry etching technique, and the silicon film is formed into a box shape to form a box-shaped silicon film 3. . Here, the region to be dry etched is element isolation. In addition, the box width needs to be about the gate electrode length (Lg) or less in order to operate as a fully depleted SOI-MISFET. In this embodiment, as shown in FIG. 6A, even when a hard mask is used as an etching mask, it is removed and the upper surface of the box-shaped silicon film 3 is exposed.
Next, as in the first embodiment, the box-shaped silicon film is planarized, then the gate insulating film 4 is formed on the box-shaped silicon film 33, and the gate electrode 5 is further formed. A cross-sectional view at this point is shown in FIG.
Thereafter, in the first embodiment, when introducing impurities in the halo region, the impurity is implanted at an angle of about 30 degrees from the normal direction of the wafer and an angle of 90 degrees from the longitudinal direction of the gate electrode. The MISFET is completed in the same manner as in the first embodiment except that the impurity in the extension (SDE) region is implanted at an angle of about 30 degrees from the normal direction of the wafer and at an angle of 90 degrees from the longitudinal direction of the gate electrode. To do. A cross-sectional view at this point is shown in FIG.
In the MISFET formed in this manner, the short channel effect can be suppressed by the structure in which the gate is formed on the three sides of the box-shaped silicon, so that the operating gate length can be reduced and the substrate concentration can be reduced, so that the operating region is low. It becomes an electric field region, and mobility can be further improved. By using an interlayer film having a smaller thermal expansion coefficient than that of silicon, tensile stress can be generated on all three surfaces where a channel is generated. Further, when an interlayer film having the same film thickness is used, a larger strain can be applied to a structure in which gates are formed on three surfaces than a normal silicon substrate. Thereby, the mobility is improved as compared with the channel formed in the silicon substrate.
<Seventh form>
Next, the seventh embodiment will be described in detail with reference to FIG.
First, the well 72 and the body contact buried portion 73 are ion-implanted into the silicon substrate 1 by a normal ion implantation method. Further, the silicon film is removed from the region for element isolation and the region that does not become a channel by a normal exposure technique and a normal anisotropic dry etching technique to form a box-shaped part (Fin part) 74. Here, the region to be dry etched is element isolation. In addition, the box width needs to be about the gate electrode length (Lg) or less in order to operate as a fully depleted SOI-MISFET. Next, as an element isolation film, an insulating film such as SiO 2 is formed by a normal plasma CVD method. 2 A film is formed. Next, after flattening the insulating film by CMP, the insulating film 75 is thinned by a dry etching technique to expose the Fin portion of the box-shaped silicon. In addition, since this insulating layer is under the Fin portion functioning as an element, in this application, this insulating layer is also referred to as a buried insulating film. This form is a box in which the semiconductor region protrudes through the buried insulating film. This is a form forming a shape (Fin shape).
Next, in order to flatten the side wall of the box-shaped silicon film as in the first embodiment, annealing in hydrogen is performed, the gate insulating film 4 is formed, the gate electrode is formed, and then by oblique ion implantation, Impurities in the halo region are introduced. For example, nMOSFET has BF 2 Ions are implanted into the pMOSFET as halo and arsenic ions are implanted at an angle of about 30 degrees from the normal direction of the wafer and an angle of 90 degrees from the longitudinal direction of the gate electrode.
Next, impurities in the source / drain extension (SDE) region are introduced by oblique ion implantation. For example, arsenic ions are implanted into the nMOSFET, and boron ions are implanted into the pMOSFET at an angle of 90 degrees from the longitudinal direction of the gate electrode, with an inclination of about 30 degrees from the normal direction of the wafer. Next, a silicon oxide film is deposited to a thickness of 10 nm by a normal CVD method, and then a silicon nitride film is deposited to a thickness of 40 nm by a normal CVD method. Further, the side wall of the gate electrode is formed by performing normal anisotropic dry etching.
Next, impurities are introduced into the source / drain regions by ion implantation. For example, arsenic ions are implanted into the nMOSFET and boron ions are implanted into the pMOSFET from the normal direction of the wafer. Thereafter, a heat treatment for impurity activation is performed. For example, spike annealing is performed at 1050 ° C. for 0 sec at a temperature increase of 300 degrees / second and a temperature decrease of 100 degrees / second. Next, a raised silicon film is formed with a thickness of about 30 nm by selective silicon growth. For example, using a UHV-CVD apparatus, Si 2 H 6 Using gas, grow at 600 ° C.
Thereafter, a silicide film is formed only on the gate electrode and the source / drain regions by a normal process. For example, a nickel film having a thickness of about 10 nm is formed by a normal sputtering method, heat treatment is performed at 550 ° C. for 30 seconds, and then the excess nickel film is removed by normal wet etching. Next, the interlayer film 8 is formed using a normal CVD method or the like. The interlayer film is characterized in that a film having a smaller thermal expansion coefficient than silicon is used, and tensile strain is applied to the silicon substrate by cooling after the subsequent heat treatment. What can be used as an interlayer film has been described in the first embodiment. At this time, the tensile strain is also characterized by a biaxial stress perpendicular to the plane perpendicular to the box thickness direction. Furthermore, the tensile strain is also characterized in that it is a biaxial stress perpendicular to the plane perpendicular to the thickness direction of the silicon film 3. Thus, tensile stress can be generated on all three surfaces where the channel is generated due to tensile strain from the interlayer film. Further, when an interlayer film having the same film thickness is used, a larger strain can be applied to the box-shaped silicon film than to a normal silicon substrate.
Thereafter, a gate contact 77a, a source contact 77b, a drain contact 77c, and a body contact 77d are formed, and further, wiring is formed to complete a MISFET. A cross-sectional view at this point is shown in FIG.
In the MISFET formed as described above, by using the body contact structure, it is possible to suppress the substrate floating effect that causes threshold fluctuations in the SOI-MOSFET and makes the circuit operation unstable. The structure in which the gate is formed on three sides can suppress the short channel effect, so that the operating gate length can be reduced and the substrate concentration can be reduced, so that the operating region becomes a low electric field region and the mobility is further improved. Can do. By using an interlayer film having a smaller thermal expansion coefficient than that of silicon, tensile stress can be generated on all three surfaces where a channel is generated. Further, when an interlayer film having the same film thickness is used, a larger strain can be applied to a structure in which gates are formed on three surfaces than a normal silicon substrate. Thereby, the mobility is improved as compared with the channel formed in the silicon substrate.
<Eighth form>
Next, an eighth embodiment will be described in detail with reference to FIG. In this embodiment, a common contact 77e is formed for the source region and the body contact region in the seventh embodiment.
In the MISFET formed in this way, by using a body contact structure in which the source region and the body contact region are connected, threshold fluctuation is generated in the SOI-MOSFET, and the circuit operation becomes unstable. Is possible. In addition, the layout area is small although the symmetry of the source region and the drain region is lost as compared with the normal body contact structure. In addition, the structure in which the gates are formed on the three sides can suppress the short channel effect, so the operating gate length can be reduced and the substrate concentration can be reduced, so that the operating region becomes a low electric field region and the mobility is further improved. can do. By using an interlayer film having a smaller thermal expansion coefficient than that of silicon, tensile stress can be generated on all three surfaces where a channel is generated. Further, when an interlayer film having the same film thickness is used, a larger strain can be applied to a structure in which gates are formed on three surfaces than a normal silicon substrate. Thereby, the mobility is improved as compared with the channel formed in the silicon substrate.

本発明によれば、歪みシリコン膜中にチャネルが形成されるため、シリコン基板に形成されるチャネルに比べて移動度が向上する。また、ダブルゲート構造により、短チャネル効果が抑制できるため、動作ゲート長を小さくすることができるとともに基板濃度を低減できるため、動作領域が低電界領域になり、さらに移動度を向上することができる。  According to the present invention, since the channel is formed in the strained silicon film, the mobility is improved as compared with the channel formed in the silicon substrate. In addition, since the short gate effect can be suppressed by the double gate structure, the operating gate length can be reduced and the substrate concentration can be reduced, so that the operating region becomes a low electric field region and the mobility can be further improved. .

Claims (13)

半導体基板平面より突出した箱形半導体領域の少なくとも側面をチャネル領域として用いる縦型ＭＩＳ型電界効果トランジスタを備えた半導体装置において、
前記箱形半導体領域とその下部に存在する埋め込み絶縁膜との熱膨張係数差、および前記箱形半導体領域と層間絶縁膜との熱膨張係数差の少なくとも一方により、前記箱形半導体領域に引っ張り応力が印加されていることを特徴とする半導体装置。In a semiconductor device including a vertical MIS field effect transistor using at least a side surface of a box-shaped semiconductor region protruding from a semiconductor substrate plane as a channel region,
Tensile stress is applied to the box-shaped semiconductor region due to at least one of a difference in thermal expansion coefficient between the box-shaped semiconductor region and the buried insulating film existing below the box-shaped semiconductor region and a difference in thermal expansion coefficient between the box-shaped semiconductor region and the interlayer insulating film. Is applied to the semiconductor device. 前記箱形半導体領域が箱形シリコン膜であって、チャネルとして用いる側面が｛１１０｝面であることを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the box-shaped semiconductor region is a box-shaped silicon film, and a side surface used as a channel is a {110} plane. 前記箱形半導体領域と層間絶縁膜との熱膨張係数差により、前記箱型シリコン膜に引っ張り応力が印加されていることを特徴とする請求項１または２記載の半導体装置。3. The semiconductor device according to claim 1, wherein a tensile stress is applied to the box-type silicon film due to a difference in thermal expansion coefficient between the box-shaped semiconductor region and the interlayer insulating film. 前記箱形半導体領域は前記埋め込み絶縁膜の上部に接して設けられており、前記埋め込み絶縁膜との熱膨張係数差により、前記箱形半導体領域に引っ張り応力が印加されていることを特徴とする請求項１または２記載の半導体装置。The box-shaped semiconductor region is provided in contact with an upper portion of the buried insulating film, and a tensile stress is applied to the box-shaped semiconductor region due to a difference in thermal expansion coefficient with the buried insulating film. The semiconductor device according to claim 1. 半導体基板平面より突出した箱形半導体領域の少なくとも側面をチャネル領域として用いる縦型ＭＩＳ型電界効果トランジスタを備えた半導体装置において、
前記箱形半導体領域は、箱型に形成された格子緩和シリコン・ゲルマニウム膜とその表面に形成され、チャネル領域として用いられる歪みシリコン膜を有することを特徴とする半導体装置。In a semiconductor device including a vertical MIS field effect transistor using at least a side surface of a box-shaped semiconductor region protruding from a semiconductor substrate plane as a channel region,
The box-shaped semiconductor region has a lattice-relaxed silicon / germanium film formed in a box shape and a strained silicon film formed on the surface thereof and used as a channel region. 前記シリコン・ゲルマニウム膜は、前記埋め込み絶縁膜の上に接触して設けられていることを特徴とする請求項５記載の半導体装置。6. The semiconductor device according to claim 5, wherein the silicon-germanium film is provided in contact with the buried insulating film. 前記シリコン・ゲルマニウム膜は、前記半導体基板上に連続して設けられ、その一部が、埋め込み絶縁膜を突き抜けて箱型に形成されていることを特徴とする請求項５記載の半導体装置。6. The semiconductor device according to claim 5, wherein the silicon-germanium film is continuously provided on the semiconductor substrate, and a part of the silicon-germanium film penetrates the buried insulating film and is formed in a box shape. 前記歪みシリコン膜が選択成長法により形成された請求項５〜７のいずれかに記載の半導体装置。The semiconductor device according to claim 5, wherein the strained silicon film is formed by a selective growth method. ゲート絶縁膜が、箱形半導体領域の２側面に接して設けられ、上層のゲート電極がこのゲート絶縁膜を介して前記箱形半導体領域の２側面と対向し、この箱形半導体領域の２側面にチャネルが形成されることを特徴とする請求項１〜８のいずれかに記載の半導体装置。A gate insulating film is provided in contact with two side surfaces of the box-shaped semiconductor region, and an upper gate electrode is opposed to the two side surfaces of the box-shaped semiconductor region through the gate insulating film. A semiconductor device according to claim 1, wherein a channel is formed in the semiconductor device. ゲート絶縁膜が、箱形半導体領域の２側面と前記基板と平行な上面に接して設けられ、上層のゲート電極がこのゲート絶縁膜を介して前記箱形半導体領域の３面と対向し、この箱形半導体領域の３面にチャネルが形成されることを特徴とする請求項１〜８のいずれかに記載の半導体装置。A gate insulating film is provided in contact with two side surfaces of the box-shaped semiconductor region and an upper surface parallel to the substrate, and an upper gate electrode is opposed to the three surfaces of the box-shaped semiconductor region through the gate insulating film. 9. The semiconductor device according to claim 1, wherein channels are formed on three surfaces of the box-shaped semiconductor region. 前記箱形半導体領域は、前記半導体基板上に連続して設けられ、その一部が、前記埋め込み絶縁膜を突き抜けて箱型に形成されているものであって、前記絶縁層下部の半導体部の電位を制御するボディコンタクト領域を有することを特徴とする請求項１〜４、および７〜１０のいずれかに記載の半導体装置。The box-shaped semiconductor region is continuously provided on the semiconductor substrate, and a part of the box-shaped semiconductor region penetrates the buried insulating film and is formed in a box shape. The semiconductor device according to claim 1, further comprising a body contact region that controls a potential. ソース領域とボディコンタクト領域を同一のコンタクトで接続することを特徴とする請求項１１記載の半導体装置。12. The semiconductor device according to claim 11, wherein the source region and the body contact region are connected by the same contact. ゲート長手方向に直交する箱形の厚さがゲート長以下であることを特徴とする請求項１〜１２のいずれかに記載の半導体装置。The semiconductor device according to claim 1, wherein the thickness of the box shape orthogonal to the longitudinal direction of the gate is equal to or less than the gate length.
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