JPWO2003060868A1 - 表示装置、走査線用ドライバ回路 - Google Patents

Abstract

信号線の数を低減するとともに、各画素に加えられる印加電圧の精度を高めることによって輝度差のない画面の均一性を確保すること。（第７図参照）走査線Ｇｎ＋２が選択電位となってから非選択電位となるまでの間ｔ１に、画素電極Ａに与えるべき第１の電位をもった第１の表示信号を信号線に供給し、画素電極Ａ，Ｂに第１の電位を付与するとともに、走査線Ｇｎ＋２が非選択電位となった後ｔ２に、画素電極Ｂに与えるべき第２の電位をもった第２の表示信号を信号線に供給し、画素電極Ｂに第２の電位を付与する際、画素電極Ａと走査線Ｇｎ＋１，Ｇｎ＋２との間の寄生容量に対応した電位変動と、画素電極Ｂと走査線Ｇｎ＋１との間の寄生容量に対応した電位変動との差分を相殺する補償電位変動を、走査線Ｇｎ＋１に与えて補償する。

Description

技術分野
この発明は、表示装置及び走査線用ドライバ回路に関するものであり、例えば、多重化画素を有する液晶表示装置あるいはその液晶表示装置に使用される走査線用ドライバ回路に関するものである。
背景技術
近年、ＣＲＴディスプレイにおいて進歩の遅かったディスプレイの高解像度化は、液晶をはじめとする新たな技術の導入とともに飛躍的な進歩を遂げようとしている。特に、液晶表示装置は、微細加工を施すことによってＣＲＴディスプレイに比べて高精細化が比較的容易である。
液晶表示装置としては、スイッチング素子としてのＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）を用いたアクティブマトリックス方式の液晶表示装置が知られている。このアクティブマトリックス方式の液晶表示装置は、走査線と信号線とをマトリックス状に配設し、その交点に薄膜トランジスタが配設されたＴＦＴアレイ基板と、その基板と所定の間隔を隔てて配置される対向基板との間に液晶材料を封入し、この液晶材料に与える電圧を薄膜トランジスタによって制御して、液晶の電気光学的効果を利用して表示を行う。
第２１図は、ＴＦＴアレイ基板上に形成された画素の等価回路図である。第３７図において、信号線３０と走査線４０とがマトリックス状に配設され、信号線３０と走査線４０とで囲まれた領域が単一の画素を形成する。単一の画素は、画素電極２０と、これに接続したＴＦＴ１０とを有する。走査線４０が選択電位になると、ＴＦＴ１０がオン状態となる。信号線３０から画素電極２０に表示電位（表示信号）が与えられる。この表示電位が、液晶を透過する光の量を制御する。
一般に、アクティブマトリックス方式の液晶表示装置の高精細化に伴う画素数の増大につれて次のような問題が提起されている。すなわち、画素数の増大に伴い信号線および走査線の数量が非常に多くなり、これが駆動ＩＣの数の増加、コストの上昇を招く。また、駆動ＩＣとアレイ基板との接続のための電極ピッチが狭くなり、接続が困難になるとともに、接続作業の歩留まりを低下させる。
これらの問題を同時に解決するために、隣接する２つの画素に１本の信号線から時分割で電位を与えることで、必要なデータ・ドライバＩＣの数を減らし、接続端子のピッチを大きくする提案がこれまでなされている。たとえば、特開平６−１４８６８０号公報、特開平１１−２８３７号公報、特開平５−２６５０４５号公報、特開平５−１８８３９５号公報、特開平５−３０３１１４号公報である。
特開平５−２６５０４５号公報に開示された提案の１つを第２２図に示す。２つの画素がＴＦＴ Ｐ１〜Ｐ３を介して１本の信号線に接続された構造をなしている。画素電極（ｉ、ｋ）と画素電極（ｉ、ｋ＋１）とは同一行に含まれる。つまり、１走査周期内において、これら２つの画素電極に表示電位が与えられる。画素電極（ｉ、ｋ）は、２つのＴＦＴＰ１とＰ２とを介して、信号線６−ｊに接続されている。画素電極（ｉ、ｋ＋１）は、一つのＴＦＴＰ３を介して、信号線６−ｊに接続されている。
この２つの画素の動作について説明する。第１の期間において、走査線８−ｉと走査線８−ｉ＋１を選択電位にする。これにより、ＴＦＴＰ１、Ｐ２及びＰ３がオン状態になる。信号線６−ｊに与えられた第１の表示電位は、画素電極（ｉ、ｋ）と画素電極（ｉ、ｋ＋１）に供給される。これにより、画素電極（ｉ、ｋ）の表示電位が決定される。第２の期間において、走査線８−ｉに選択電位を与え、走査線８−ｉ＋１に非選択電位を与える。信号線６−ｊに与えられた第２の表示電位は、画素電極（ｉ、ｋ＋１）に供給される。これにより、画素電極（ｉ、ｋ＋１）の表示電位が決定される。
したがって、信号線の数は、従来の半分で足りることから、データドライバの出力数も従来の半分にすることができる。
しかし、従来の多重化画素ＬＣＤに関する発明においては、各画素電極とゲート線（あるいはゲート電極）との間の寄生容量にの影響について検討がなされていない。実施の形態において詳細に説明されるが、１走査周期の間に一つの信号線から表示電位を与えられる複数の画素（多重化画素）は、この寄生容量による画素電位の変動が異なる。これは、それぞれの画素の画素構造の相違、あるいは、選択順序（表示電位が与えられる順序）の相違によって引き起こされるものである。
寄生容量による画素電位の変動が異なることは、画素に対して加えられる印加電圧の精度を低下させ、特に中間調表示時における画素間の輝度差を顕著に発生させる。
この発明は上記に鑑みてなされたもので、信号線の数の低減及びデータ・ドライバ数の低減を可能とすると共に、各画素に加えられる印加電圧の精度を高めることによって輝度差を減少させ、画面の均一性を確保できる画像表示装置を提供することを一つの目的とする。
発明の開示
本願発明として、以下の構成を開示する。以下の構成を有することにより、画素選択走査線と画素電極と寄生容量に起因する画素電位変動の多重化画素間での差異を小さくすることができ、画像表示品質の低下を改善することができる。
発明の理解の容易のために、発明の詳細な説明において開示された事項が発明の構成要素に対応付けられている。これらの事項は、各構成要素の一例にすぎない。複数の事項が一つの構成要素に対応する場合でも、一つの事項のみが対応付けられていることがある。
第１の発明にかかる表示装置は、複数の画素電極に画像表示のための表示信号を伝送する信号線と、信号線から１走査周期の間に順次表示信号をそれぞれ与えられる第１（例えば、第２図におけるＡ１）及び第２（例えば、第２図におけるＢ１）の画素電極と、を有する。第１の画素電極は、第１のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）回路（例えば、第２図におけるＭ１、Ｍ２及びその接続配線部）を介して、一つもしくは複数の走査線から構成される第１の走査線群（例えば、第２図におけるＧｎ＋１、Ｇｎ＋２）に接続される。第２の画素電極は、第１のＴＦＴ回路とは異なる第２のＴＦＴ回路（例えば、第２図におけるＭ３）を介して、一つもしくは複数の走査線から構成される第２の走査線群（例えば、第２図におけるＧｎ＋１）に接続される。第１の画素電極に第１の表示信号が与えられるとき、第１の走査線群にドライバ回路は第１の走査信号を出力する。第２の画素電極に第２の表示信号が与えられるとき、第２の走査線群にドライバ回路は第２の走査信号を出力する。第１の走査信号と第２の走査信号とは異なる電位を有している（例えば、実施の形態１の説明を参照）。
１走査周期は、走査信号が順次走査線の後段へ周期的にシフトしてく場合の１周期である。１走査周期は、典型的には、ＰＣなどの外部装置から入力される１行分の画素を表示するための期間に対応する。例えば、実施の形態１における画素Ａと画素Ｂの選択期間の和が、１走査周期に対応する。ＴＦＴ回路は、ＴＦＴを有する回路である。それは１もしくは複数のＴＦＴを有しており、ＴＦＴ以外の回路要素を含むこともできる。表示信号は、各画素電極の確定された画像表示信号である。それは、表示画像の１要素として一つの画素が表示すべき信号である。例えば、一つの画素電極に１走査周期の間に信号線から信号が複数回入力される場合（例えば、第２図における画素電極Ｂ１）、その画素電極に最終的に入力される信号である。
第２の発明にかかる表示装置は第１の発明に従い、第１のＴＦＴ回路は、そのソース／ドレイン電極が第１の画素電極に接続された第１のＴＦＴ（例えば、第２図におけるＭ１）と第１のＴＦＴのゲート電極にそのソース／ドレイン電極が接続された第２のＴＦＴ（例えば、第２図におけるＭ２）とを有する。さらに、第２のＴＦＴ回路は、そのソース／ドレイン電極が第２の画素電極に接続されそのゲート電極が前記第２の走査線群に含まれる第２の走査線（例えば、第２図におけるＧｎ＋１）に接続された第３のＴＦＴ（例えば、第２図におけるＭ３）を有する。第１の走査信号を出力するにおいて、第１の走査線群に含まれる第１走査線（例えば、第２図におけるＧｎ＋２）に出力された第１の走査線電位は、第２のＴＦＴを介して、第１のＴＦＴのゲート電極に与えられる。第２の走査信号を出力するにおいて、第２の走査線に第２の走査線電位が出力される。出力された第１の走査線電位は、出力された第２の走査線電位よりも大きい（例えば、実施の形態１の説明を参照）。
第３の発明にかかる表示装置は第２の発明に従い、第１のＴＦＴのソース／ドレイン電極は、信号線に接続される。さらに、第２のＴＦＴのソース／ドレイン電極は、第１の走査線に接続される。第２のＴＦＴのゲート電極は、第１の走査線群に含まれる他の走査線に接続される。第３のＴＦＴのソース／ドレイン電極は、信号線に接続されている。
第４の発明にかかる表示装置は第１の発明に従い、第１のＴＦＴ回路（例えば第１８図おけるＭ１１、Ｍ１２）は、そのソース／ドレイン電極が第１の画素電極（例えば第１８図おけるＡ１１）へ接続されそのゲート電極は第１の走査線群に含まれる第１の走査線（例えば第１８図おけるＧｎ＋２）に接続された第１のＴＦＴ（例えば第１８図おけるＭ１２）を有する。第２のＴＦＴ回路（例えば第１８図おけるＭ１３）は、そのソース／ドレイン電極は第２の画素電極（例えば第１８図おけるＢ１１）に接続されそのゲート電極は第２の走査線群に含まれる第２の走査線（例えば第１８図おけるＧｎ＋１）に接続された、第２のＴＦＴ（例えば第１８図おけるＭ１３）を有する。第１の画素電極へ表示信号が与えられた後に、第２の画素電極に表示信号が与えられる。第１の走査線に出力される走査線電位は、第２の走査線に出力される走査線電位よりも小さい（例えば、実施の形態４の説明を参照）。
第５の発明にかかる表示装置は第１の発明に従い、第１の走査信号と第２の走査信号とは、走査線電位変動による、第１の画素電極が有する画素電位の変動量と第２の画素電極が有する画素電位の変動量との間の差異を小さくするように、異なる電位を有している。
第６の発明にかかる表示装置は第４の発明に従い、第１のＴＦＴ回路は、第３のＴＦＴ（例えば第１８図おけるＭ１１）を有する。第３のＴＦＴのソース／ドレイン電極のそれぞれは、信号線と第１のＴＦＴのソース／ドレイン電極とに接続される。第３のＴＦＴのゲート電極は、第１の走査線群に含まれる第３の走査線（例えば第１８図おけるＧｎ＋１）に接続される。第２の走査線と第３の走査線は、共通の走査線である。
第７の発明にかかる表示装置は第１の発明に従い、第１のＴＦＴ回路は、第１及び第２のＴＦＴを有する。第２のＴＦＴ回路は、第３のＴＦＴを有する。第１の走査線群は、第１及び第２の走査線によって構成される。第２の走査線群は、第２の走査線によって構成される。第１及び第２の走査線が選択状態であることによって、第１の画素電極へ表示信号が与えらる。第１の走査線が非選択状態であり第２の走査線が選択状態であることによって、第２の画素電極に表示信号が与えられる。
第８の発明にかかる走査線ドライバ回路は、スイッチング素子を有する複数の画素がマトリックス状に配置され、複数の走査線によって前記複数の画素のスイッチング素子のＯＮ／ＯＦＦが制御されるアクティブ・マトリックス・タイプの表示装置に使用される走査線ドライバ回路である。さらに、複数の走査電位出力端子と、複数の走査電位出力端子のそれぞれに選択電位を供給する選択電位供給回路とを有している。選択電位供給回路は、少なくとも一つの走査電位出力端子に第１の選択電位と第２の選択電位を順次供給する。
この構成を有することにより、多重化画素によって異なる選択電位を出力することができ、画素選択走査線と画素電極と寄生容量に起因する画素電位変動の多重化画素間での差異を小さくすることができる。
第９の発明にかかる走査線ドライバ回路は第８の発明に従い、選択電位供給回路は、第１の選択電位に対応する電位を供給する第１選択電位供給線と、第２の選択電位に対応する電位を供給する第２選択電位供給線と、第１もしくは第２の選択電位供給線の一方を選択して一つの走査電位出力端子に回路的に接続する選択回路とを有する。
第１０の発明にかかる表示装置（例えば、実施の形態２の説明を参照）は、複数の画素電極に画像表示のための表示信号を伝送する信号線と、信号線から１走査周期の間に、順次、表示信号をそれぞれ与えられる第１及び第２の画素電極とを有する。第１の画素電極（例えば、第２図におけるＡ１）は、第１のＴＦＴ回路（例えば、第２図におけるＭ１、Ｍ２及びその接続配線部）を介して、一つもしくは複数の走査線から構成される第１の走査線群に接続される。第２の画素電極（例えば、第２図におけるＢ１）は、第１のＴＦＴ回路とは異なる第２のＴＦＴ回路（例えば、第２図におけるＭ３）を介して、一つもしくは複数の走査線から構成される第２の走査線群に接続される。第１の画素電極に第１の表示信号が与えられるとき、第１の走査線群に、ドライバ回路は第１の走査信号を出力する。第２の画素電極に第２の表示信号が与えられるとき、第２の走査線群に、ドライバ回路は第２の走査信号を出力する。第１のＴＦＴ回路に含まれる少なくとも一つのＴＦＴの大きさが、第２のＴＦＴ回路に含まれる少なくとも一つのＴＦＴの大きさと異なるものである。
第１の走査信号出力における走査線の選択電位と第２の走査信号出力における走査線の選択電位とは、同じであることも、異なるものであることも可能である。この点は、以下の説明において、具体的な言及がない限り、同様である。
第１１の発明にかかる表示装置は第１０の発明に従い、第１のＴＦＴ回路は、そのソース／ドレイン電極が第１の画素電極に接続された第１のＴＦＴ（例えば、第２図におけるＭ１）と、第１のＴＦＴのゲート電極にそのソース／ドレイン電極が接続された第２のＴＦＴ（例えば、第２図におけるＭ２）と、を有している。第２のＴＦＴ回路は、そのソース／ドレイン電極が第２の画素電極に接続され、そのゲート電極が第２の走査線群に含まれる第２の走査線に接続された第３のＴＦＴ（例えば、第２図におけるＭ３）を有している。第１の走査信号を出力するにおいて、第１の走査線群に含まれる第１走査線に出力された第１の走査線電位は、第２のＴＦＴを介して第１のＴＦＴのゲート電極に与えられる。第２の走査信号を出力するにおいて、第２の走査線に第２の走査線電位が出力される。第１のＴＦＴは第３のＴＦＴよりも大きい。
第１２の発明にかかる表示装置は第１１の発明に従い、第２のＴＦＴは第３のＴＦＴよりも小さい。
第１３の発明にかかる表示装置は第１０の発明に従い、走査線電位変動による、第１の画素電極が有する画素電位の変動量と第２の画素電極が有する画素電位の変動量との間の差異を小さくするように、第１のＴＦＴ回路に含まれる少なくとも一つのＴＦＴの大きさは第２のＴＦＴ回路に含まれる少なくとも一つのＴＦＴの大きさと異なるものである。
第１４の発明にかかる表示装置（例えば、実施の形態４の説明を参照）は第１０の発明に従う。第１のＴＦＴ回路は、第１のＴＦＴ（例えば、第１８図におけるＭ１２）を有している。第１のＴＦＴは、そのソース／ドレイン電極が第１の画素電極（例えば、第１８図におけるＡ１１）へ接続され、そのゲート電極は第１の走査線群に含まれる第１の走査線（Ｇｎ＋２）に接続される。第２のＴＦＴ回路は、第２のＴＦＴ（例えば、第１８図におけるＭ１３）を有している。第２のＴＦＴは、そのソース／ドレイン電極は第２の画素電極（例えば、第１８図におけるＢ１１）に接続され、そのゲート電極は第２の走査線群に含まれる第２の走査線（Ｇｎ＋１）に接続される。第１の走査線群と第２の走査線群とは共通の走査線（例えば、第１８図におけるＧｎ＋１）を有し、第１の画素電極へ表示信号が与えられた後に第２の画素電極に表示信号が与えられる。第２のＴＦＴは前記第１のＴＦＴよりも大きい。
第１５の発明にかかる表示装置（例えば、実施の形態４の説明を参照）は第１０の発明に従う。第１のＴＦＴ回路は、第１の画素電極に接続された第１のＴＦＴ（例えば、第１８図におけるＭ１２）と、第１のＴＦＴに接続された第２のＴＦＴ（例えば、第１８図におけるＭ１１）とを有する。第２のＴＦＴ回路は、第３のＴＦＴ（例えば、第１８図におけるＭ１３）を有する。第１の走査線群は、第１（例えば、第１８図におけるＧｎ＋２）及び第２の走査線（例えば、第１８図におけるＧｎ＋１）によって構成される。第２の走査線群は、第２の走査線によって構成される。第１及び第２の走査線が選択状態であることによって、第１の画素電極へ表示信号が与えらる。第１の走査線が非選択状態であり第２の走査線が選択状態であることによって、第２の画素電極に表示信号が与えられる。第３のＴＦＴは前記第１のＴＦＴよりも大きい。
第１６の発明にかかる表示装置（例えば、実施の形態４の説明を参照）は 複数の画素電極に画像表示のための表示信号を伝送する信号線と、信号線から、１走査周期の間に、順次、表示信号をそれぞれ与えられる、第１及び第２の画素電極と、を有する。第１の画素電極（例えば、第２０図におけるＢ１１）は、第１のＴＦＴ回路（例えば、第２０図におけるＴＦＴ（Ｍ１３））を介して、一つもしくは複数の走査線から構成される第１の走査線群に接続される。第２の画素電極（例えば、第２０図におけるＡ１１）は、第１のＴＦＴ回路と異なる第２のＴＦＴ回路（例えば、第２０図におけるＴＦＴ（Ｍ１１）、（Ｍ１２）及びその接続配線）を介して、一つもしくは複数の走査線から構成される第２の走査線群に接続される。第１の画素電極に第１の表示信号が与えられるとき、第１の走査線群に、ドライバ回路は第１の走査信号を出力する。第２の画素電極に第２の表示信号が与えられるとき、第２の走査線群に、ドライバ回路は第２の走査信号を出力する。第１の画素電極と第１の走査線群に含まれる一つの走査線（例えば、第２０図におけるＧｎ＋１）との間に、第２の画素電極と第２の走査線群に含まれる走査線との間には形成されていない付加的容量（例えば、第２０図におけるＣａ）が形成されている。
第１７の発明にかかる表示装置は第１６の発明に従う。第１のＴＦＴ回路は、そのソース／ドレイン電極が第１の画素電極（例えば、第２図におけるＡ１）に接続された第１のＴＦＴ（例えば、第２図におけるＭ１）と、第１のＴＦＴのゲート電極にそのソース／ドレイン電極が接続された第２のＴＦＴ（例えば、第２図におけるＭ２）と、を有している。第２のＴＦＴ回路は、そのソース／ドレイン電極が第２の画素電極（例えば、第２図におけるＢ１）に接続され、そのゲート電極が第２の走査線群に含まれる第２の走査線（例えば、第２図におけるＧｎ＋１）に接続された第３のＴＦＴ（例えば、第２図におけるＭ３）を有している。第１の走査信号を出力するにおいて、第１の走査線群に含まれる第１走査線（例えば、第２図におけるＧｎ＋２）に出力された第１の走査線電位は、第２のＴＦＴを介して第１のＴＦＴのゲート電極に与えられる。第２の走査信号を出力するにおいて、第２の走査線に第２の走査線電位が出力される（例えば、実施の形態２の説明を参照）。
第１８の発明にかかる表示装置は第１６の発明に従い、走査線電位変動による、第１の画素電極が有する画素電位の変動量と第２の画素電極が有する画素電位の変動量との間の差異を小さくするように、第１の画素電極と第１の走査線群に含まれる走査線との間に、付加的容量が形成されている。
第１９の発明にかかる表示装置は第１６の発明に従う。第１のＴＦＴ回路は、そのソース／ドレイン電極が前記第１の画素電極へ接続され、そのゲート電極は前記第１の走査線群に含まれる第１の走査線に接続された、第１のＴＦＴ（例えば、第１８図におけるＭ１３）を有している。第２のＴＦＴ回路は、そのソース／ドレイン電極は第２の画素電極に接続され、そのゲート電極は第２の走査線群に含まれる第２の走査線に接続された、第２のＴＦＴ（例えば、第１８図におけるＭ１１）を有している。第１の走査線群と第２の走査線群とは共通の走査線（例えば、第１８図におけるＧｎ＋１）を有し、第２の画素電極へ表示信号が与えられた後に第１の画素電極に表示信号が与えられる（例えば、実施の形態４の説明を参照）。
第２０の発明にかかる表示装置は第１６、１７、１８又は１９の発明に従い、付加的容量は、第１の画素電極の一部もしくは第１の画素電極と接続された導体部が、一つの走査線と絶縁層を介して重なることによって形成されている。
第２１の発明にかかる表示装置は、複数の画素電極に画像表示のための表示信号を伝送する信号線と、信号線から、１走査周期の間に、順次、表示信号をそれぞれ与えられる、第１及び第２の画素電極と、を有する。第１の画素電極（例えば、第２図におけるＡ１）は、第１のＴＦＴ回路を介して、一つもしくは複数の走査線から構成される第１の走査線群に接続される。第２の画素電極（例えば、第２図におけるＢ１）は、第１のＴＦＴ回路と異なる第２のＴＦＴ回路を介して、一つもしくは複数の走査線から構成される第２の走査線群に接続される。第１の画素電極に第１の表示信号が与えられるとき、第１の走査線群に、ドライバ回路は第１の走査信号を出力する。第２の画素電極に第２の表示信号が与えられるとき、第２の走査線群に、ドライバ回路は第２の走査信号を出力する。第１の画素電極は、第１の蓄積容量（例えば、第２図におけるＡ１のＣｓ）の一つの電極として作用し、第２の画素電極は、第２の蓄積容量（例えば、第２図におけるＢ１のＣｓ）の一つの電極として作用し、第１の蓄積容量は第２の蓄積容量よりも小さい（例えば、実施の形態３の説明を参照）。
第１の走査信号出力における走査線の選択電位と第２の走査信号出力における走査線の選択電位とは、同じであることも、異なるものであることも可能である。
第２２の発明にかかる表示装置は、複数の画素電極に画像表示のための表示信号を伝送する信号線と、信号線から、１走査周期の間に、順次、表示信号をそれぞれ与えられる、第１及び第２の画素電極と、を有する。第１の画素電極（例えば、第２図におけるＡ１）は、第１のＴＦＴ回路を介して、一つもしくは複数の走査線から構成される第１の走査線群に接続される。第２の画素電極（例えば、第２図におけるＢ１）は、第１のＴＦＴ回路とは異なる第２のＴＦＴ回路を介して、一つもしくは複数の走査線から構成される第２の走査線群に接続される。第１の画素電極に第１の表示信号が与えられるとき、第１の走査線群に、ドライバ回路は第１の走査信号を出力する。第２の画素電極に第２の表示信号が与えられるとき、前記第２の走査線群に、ドライバ回路は第２の走査信号を出力する。第１及び第２の画素電極は、ｎ番目の走査線（例えば、第２図におけるＧｎ）とｎ＋１番目の走査線（例えば、第２図におけるＧｎ＋１）の間に形成されている。ｎ番目の走査線と前記第１及び第２の画素電極との間には蓄積容量（例えば、第２図におけるＣｓ）が形成されている。第１の走査線群と第２の走査線群は、ｎ番目以降の走査線（ｎ番目の走査線は含まれない）によって構成されている。第１の画素電極へ表示電位が与えられている第１の期間のｎ番目の走査線の走査線電位の値と、第２の画素電極に表示信号が与えられている第２の期間のｎ番目の走査線の走査線電位の値とは、異なるものである、（例えば、実施の形態３の説明を参照）。
第２３の発明にかかる表示装置は第２２の発明に従う。第１のＴＦＴ回路は、そのソース／ドレイン電極が第１の画素電極に接続された第１のＴＦＴ（例えば、第２図におけるＭ１）と、第１のＴＦＴのゲート電極にそのソース／ドレイン電極が接続された第２のＴＦＴ（例えば、第２図におけるＭ２）と、を有する。第２のＴＦＴ回路は、そのソース／ドレイン電極が第２の画素電極に接続され、そのゲート電極が第２の走査線群に含まれる第２の走査線に接続された第３のＴＦＴ（例えば、第２図におけるＭ３）を有する。第１の走査信号を出力するにおいて、第１の走査線群に含まれる第１走査線に出力された第１の走査線電位は、第２のＴＦＴを介して第１のＴＦＴのゲート電極に与えられる。第２の走査信号を出力するにおいて、第２の走査線に第２の走査線電位が出力される。第１の期間におけるｎ番目の走査線の走査線電位は、第２の期間における走査線電位よりも大きい（例えば、実施の形態３の説明を参照）。
第２４の発明にかかる表示装置は第２３の発明に従う。第１のＴＦＴのソース／ドレイン電極は前記信号線に接続される。第２のＴＦＴのソース／ドレイン電極は第１の走査線に接続され、第２のＴＦＴのゲート電極は第１の走査線群に含まれる他の走査線に接続される。第３のＴＦＴのソース／ドレイン電極は前記信号線に接続されている。
第２５の発明にかかる表示装置は第２２の発明に従い、走査線電位変動による、第１の画素電極が有する画素電位の変動量と第２の画素電極が有する画素電位の変動量との間の差異を小さくするように、第１の画素電極のへ表示電位が与えられている第１の期間と、第２の画素電極に表示信号が与えられている第２の期間との間において、ｎ番目の走査線の走査線電位の値が異なる。
第２６の発明にかかる表示装置は第２２の発明に従う。第１のＴＦＴ回路は、そのソース／ドレイン電極が第１の画素電極（例えば、第１８図におけるＡ１１）へ接続され、そのゲート電極は第１の走査線群に含まれる第１の走査線（例えば、第１８図におけるＧｎ＋２）に接続された、第１のＴＦＴ（例えば、第１８図におけるＭ１２）を有する。第２のＴＦＴ回路は、そのソース／ドレイン電極は第２の画素電極に接続され、そのゲート電極は第２の走査線群に含まれる第２の走査線（例えば、第１８図におけるＧｎ＋１）に接続された、第２のＴＦＴ（例えば、第１８図におけるＭ１３）を有する。第１の画素電極へ表示信号が与えられた後に、第２の画素電極に表示信号が与えられる。第１の期間におけるｎ番目の走査線の走査線電位は、第２の期間における走査線電位よりも小さい（例えば、実施の形態４の説明を参照）。
第２７の発明にかかる表示装置は第２６の発明に従い、第１のＴＦＴ回路は、さらに、第３のＴＦＴ（例えば、第１８図におけるＭ１１）を有する。第３のＴＦＴ回路のソース／ドレイン電極のそれぞれは、信号線と前記第１のＴＦＴのソース／ドレイン電極とに接続される。第３のＴＦＴ回路のゲート電極は、第１の走査線群に含まれる第３の走査線（例えば、第１８図におけるＧｎ＋１）に接続される。第２の走査線と第３の走査線は、同じ走査線である。
発明を実施するための最良の態様
以下に添付図面を参照して、この発明にかかる画像表示装置の好適な実施の形態について説明する。なお、以下の各実施の形態においては、画像表示装置の一つである液晶表示装置について説明する。
実施の形態１．
この発明の実施の形態１について説明する。本実施形態は、多重化された２つの画素の選択において、異なるゲート線選択電位を使用する。これにより、ＴＦＴの接続態様の相違によって引き起こされる、多重化画素間の画素電極電位変動の差異を小さくすることが可能となる。
第１図は、この発明の実施の形態１における液晶表示装置のアレイ基板Ａの主要構成を示す図である。また、第２図は、アレイ基板Ａ上の画素回路構成を示す図である。さらに、第３図〜第６図は、アレイ基板上の回路動作を示す図であり、第７図は、走査信号のタイミングチャートである。
この実施の形態１にかかる液晶表示装置は、１つの信号線を挟んで隣接する２つの画素が、この信号線を共有することによって、信号線の本数を半減するようにしている。なお、液晶表示装置としては、アレイ基板、アレイ基板に対向するカラーフィルタ基板、バックライトユニットなどの要素を備える必要があるが、ここでは、この発明に特徴的な部分を主に説明する。
第１図に示すように、アレイ基板Ａは、信号線３０を介して表示領域Ｓ内に配置される複数の画素電極に表示信号を供給する信号線駆動回路ＳＤと、走査線４０を介して走査信号を供給する走査線駆動回路ＧＤとを有する。また、駆動制御回路ＤＶは、信号線駆動回路ＳＤと走査線駆動回路ＧＤとに接続され、インターフェースＩＦを介して外部から入力される表示制御信号をもとに、信号線駆動回路ＳＤと走査線駆動回路ＧＤとの同期制御を含む全体駆動制御を行う。アレイ基板上には、Ｍ×Ｎ（Ｍ，Ｎは、任意の自然数）の画素が、マトリックス状に配列される。
第２図において、信号線Ｄｍを挟んで隣接する画素電極Ａ１，Ｂ１に対して、第１のＴＦＴ（Ｍ１）、第２のＴＦＴ（Ｍ２）および第３のＴＦＴ（Ｍ３）の３つのＴＦＴが次のように配置される。
まず、第１のＴＦＴ（Ｍ１）は、そのソース電極が信号線Ｄｍに、またそのドレイン電極の他方が画素電極Ａ１に接続する。また、第１のＴＦＴ（Ｍ１）のゲート電極は、第２のＴＦＴ（Ｍ２）のドレイン電極に接続される。ここで、ＴＦＴは、３端子のスイッチング素子であり、液晶表示装置において、信号線に接続される側をソース電極と、また画素電極に接続される側をドレイン電極と呼ぶ例があるが、逆の例もある。すなわち、ゲート電極を除く２つの電極のいずれをソース電極と、またドレイン電極と呼ぶかは一義的に定まっていない。そこで以下では、ゲート電極を除く２つの電極を、ともにソース／ドレイン電極と呼ぶことにする。
つぎに、第２のＴＦＴ（Ｍ２）は、一方のソース／ドレイン電極が第１のＴＦＴ（Ｍ１）のゲート電極に、また、他方のソース／ドレイン電極が走査線Ｇｎ＋２に接続されている。したがって、第１のＴＦＴ（Ｍ１）のゲート電極は、第２のＴＦＴ（Ｍ２）を介して走査線Ｇｎ＋２に接続されることになる。また、第２のＴＦＴ（Ｍ２）のゲート電極は、走査線Ｇｎ＋１に接続される。したがって、隣接する２本の走査線Ｇｎ＋１，Ｇｎ＋２が同時に選択電位になっている期間のみ、第１のＴＦＴ（Ｍ１）がオンになり、信号線Ｄｍの電位が画素電極Ａ１に供給される。このことは、第２のＴＦＴ（Ｍ２）が、第１のＴＦＴ（Ｍ１）のオン・オフを制御することを示唆している。
第３のＴＦＴ（Ｍ３）は、一方のソース／ドレイン電極が信号線Ｄｍに接続され、また他方のソース／ドレイン電極が画素電極Ｂ１に接続される。第３のＴＦＴ（Ｍ３）のゲート電極は、走査線Ｇｎ＋１に接続されている。したがって、走査線Ｇｎ＋１が選択電位になっているときに、第３のＴＦＴ（Ｍ３）がオンになり、信号線Ｄｍの電位が画素電極Ｂ１に供給される。
画素電極Ａ１、Ｂ１は、単一の信号線Ｄｍから表示信号が供給される。すなわち、信号線Ｄｍは、画素電極Ａ１、Ｂ１に対して共通の信号線Ｄｍということができる。したがって、画素がＭ×Ｎのマトリックス状に配列され、信号線ＤはＭ／２本となる。
１グループの多重化画素の表示動作について説明する。１グループの多重化画素は、一つの信号線から表示信号を供給される複数の画素であって、１水平走査周期の間に表示電位を供給される複数の画素である。１水平走査周期内において、画素に対して表示装置外部から入力された１走査分の表示信号が与えられる。画素電極Ａ１とＢ１とは、多重化画素である。
画素電極Ａ１に信号線Ｄｍの電位を供給するためには、第１のＴＦＴ（Ｍ１）がオンされる必要がある。第１のＴＦＴ（Ｍ１）をオンするためには、第２のＴＦＴ（Ｍ２）がオンされる必要がある。走査線Ｇｎ＋１が選択電位であると、第２のＴＦＴ（Ｍ２）がオンされる。第１のＴＦＴ（Ｍ１）のゲート電極に、第２のＴＦＴ（Ｍ２）を介して、Ｇｎ＋２の電位が与えられる。
従って、走査線Ｇｎ＋１とＧｎ＋２とがともに選択電位であると、第１のＴＦＴ（Ｍ１）がオン状態となる。つまり、第１のＴＦＴ（Ｍ１）および第２のＴＦＴ（Ｍ２）は、走査線Ｇｎ＋１，Ｇｎ＋２がともに選択電位になっている場合に、信号線Ｄｍからの表示信号の通過を許容するスイッチング機構を構成する。このようにして、画素電極Ａ１は、走査線Ｇｎ＋１からの走査信号および走査線Ｇｎ＋２からの走査信号に基づき駆動され、信号線Ｄｍからの電位を受ける。
画素電極Ｂ１には、第３のＴＦＴ（Ｍ３）が接続されており、そのゲート電極は走査線Ｇｎ＋１に接続される。したがって、画素電極Ｂ１は、走査線Ｇｎ＋１が選択されると信号線Ｄｍから表示電位を供給される。
尚、画素電極Ａ１，Ｂ１について説明したが、画素電極Ａ２，Ｂ２、画素電極Ｃ１，Ｄ１、画素電極Ｃ２，Ｄ２、さらにその他の画素電極についても同様である。
次に、第３図〜第６図に示した回路図および第７図に示した走査信号のタイミングチャートを参照して、走査線Ｇｎ＋１〜Ｇｎ＋３の選択、非選択による画素電極Ａ１〜Ｄ１の動作について詳細に説明する。
第７図に示したＤｍ（１）およびＤｍ（２）は、信号線Ｄｍによって供給される表示信号の変化タイミングを示している。Ｄｍ（１）とＤｍ（２）とは、それぞれ、ことなる表示モード（異なる表示装置）に使用される表示信号のタイミングチャートである。Ｄｍ（１）は、例えば、ドット反転駆動に相当し、Ｄｍ（２）は、例えば、ライン反転駆動に相当する。
Ｄｍ（１）およびＤｍ（２）はＨｉｇｈとＬｏｗの２つのレベルを示している。これらは、表示信号の極性に相当する。実際の表示信号は、階調表示のために複数レベルを有しているが、説明の容易のためにここでは階調レベルについては考慮されない。Ｄｍ（１）による動作の場合には、画素電極Ａ１，Ｂ１の極性は異なり、画素電極Ａ１，Ｃ１の極性は同じになる。一方、Ｄｍ（２）による動作の場合は、画素電極Ａ１，Ｂ１の極性は同じになり、画素電極Ａ１，Ｃ１の極性は異なることになる。又、第７図において、走査線Ｇｎ〜Ｇｎ＋３の線図は、走査線Ｇｎ〜Ｇｎ＋３の選択、非選択を示している。具体的には、この線図がＨｉｇｈレベル（選択電位）にある場合、この走査線が選択され、Ｌｏｗレベル（非選択電位）にある場合は、この走査線が非選択の状態を示している。第７図は２つのＨｉｇｈレベルが示しており、これらは、異なる電位レベルを有している。
第３図は、第７図に示されている期間ｔ１における、表示電位及び走査電位の状態を示している。走査線Ｇｎ＋１及びＧｎ＋２の両方に、選択電位が与えられている。第３図では、走査線Ｇｎ＋１，Ｇｎ＋２が選択されていることを、太線で示している。その他の走査線は、非選択電位にある。各信号線には、表示電位が与えられている。画素電極Ａ１、Ｂ１、Ｃ１及びＤ１に注目されたい。タイミングｔ１においては、第１、第２及び第３のＴＦＴ（それぞれ、Ｍ１、Ｍ２、Ｍ３）がオンされる。第３図に示すように、画素電極Ａ１、Ｂ１、Ｄ１に、信号線Ｄｍから画素電極Ａ１に与えるべき電位（Ｖａ１）が供給される。ここで、画素電極Ａ１の電位Ｖａ１が決まる。
第４図は、第７図に示されている期間ｔ２における、表示電位び走査電位の状態を示している。走査線Ｇｎ＋１に選択電位が与えられている。その他の走査線は、非選択電位にある。タイミングｔ２に信号線Ｄｍから供給される電位は、走査線Ｇｎ＋２が非選択電位になった後に、画素電極Ｂ１に与えるべき電位Ｖｂ１に変わっている。走査線Ｇｎ＋２が非選択であるので、Ｍ１はオフである。走査線Ｇｎ＋１が選択電位にあるので、Ｍ３はオン状態にある。従って。信号線Ｄｍから表示電位Ｖｂ１が画素電極Ｂ１に与えられる。画素電極Ｂ１の電位は、この表示電位Ｖｂ１に決定される。このように、信号線Ｄｍの電位が時分割で画素電極Ａ１，Ｂ１に供給される。
走査線Ｇｎ＋１が非選択電位になった後に、信号線Ｄｍの電位は、画素電極Ｃ１に与えるべき電位Ｖｃ１に変わる。
第５図は、第７図に示されている期間ｔ３における、表示電位び走査電位の状態を示している。走査線Ｇｎ＋２及びＧｎ＋３の両方に、選択電位が与えられている。その他の走査線は、非選択電位にある。タイミングｔ３においては、画素電極Ｃ１、Ｄ１、Ｆ１に、信号線Ｄｍから画素電極Ｃ１に与えるべき電位（Ｖｃ１）が供給される。ここで、画素電極Ｃ１の電位Ｖｃ１が決まる。
第６図は、第７図に示されている期間ｔ４における、表示電位び走査電位の状態を示している。走査線Ｇｎ＋２に選択電位が与えられている。その他の走査線は、非選択電位にある。信号線Ｄｍから供給される電位は、走査線Ｇｎ＋３が非選択電位になった後に、画素電極Ｄ１に与えるべき電位Ｖｄ１に変わっている。走査線Ｇｎ＋３が非選択であるので、画素電極Ｃ１に表示電位は供給されない。走査線Ｇｎ＋２に選択電位が与えられているので、信号線Ｄｍから表示電位Ｖｄ１が画素電極Ｄ１に与えられる。画素電極Ｄ１の電位は、この表示電位Ｖｄ１に決定される。このように、信号線Ｄｍの電位が時分割で画素電極Ｃ１，Ｄ１に供給される。
以下、同様の動作が、順次後段の画素に対して実行される。
この実施の形態１では、第７図に示すように、多重化画素の画素電極に表示信号を与える場合に、それぞれの画素に異なる走査電位を与えている。たとえば、画素電極Ａの電圧を確定するタイミングｔ１の走査電位は、画素電極Ｂの電圧を確定するタイミングｔ２の走査電位に比して大きな値としている。なお、この実施の形態１では、蓄積容量Ｃｓ、画素電極のサイズは、全て同じであるように設計されているとする。ＴＦＴ（Ｍ１）とＴＦＴ（Ｍ３）は同じ大きさであり、ＴＦＴ（Ｍ２）は他の２つのＴＦＴよりも小さいものとする。ＴＦＴ（Ｍ１）とＴＦＴ（Ｍ３）は、表示信号が通過するＴＦＴであるので、同じ大きさが好ましい。又、開口率向上のため、ＴＦＴ（Ｍ２）は小さいものが好ましい。
多重化画素の画素電極の電位変化について、第８図および第９図を参照して説明する。まず、第８図を参照して、多重化画素Ａ１（Ａ），Ｂ１（Ｂ）に対して同じ電位の走査線電位を与えた場合について説明する。
第８図において、Ｖｇ（ｎ＋１）は走査線Ｇｎ＋１に印加される電位である。Ｖｇ（ｎ＋２）は走査線Ｇｎ＋２に印加される電位である。ＶＤＭは信号線Ｄｍに与えれる表示電位である。Ｖｃはコモン電位である。ＶＰＡは画素電極Ａ１の電位、ＶＰＢは画素電極Ｂ１の電位である。ＶＦＧは、ＴＦＴ（Ｍ１）のゲート電極の電位を示している。ここでは、画素電極Ａ１とＢ１には、同極性、同じ値の表示電位が与えられることとする。
Ｖｇ（ｎ＋１）は、期間ｔ１において、ＴＦＴ（Ｍ２）およびＴＦＴ（Ｍ３）のゲートに十分な電圧を印加して、ＴＦＴ（Ｍ２）およびＴＦＴ（Ｍ３）をオン状態にする。同様に、走査線Ｇｎ＋２に印加される電位Ｖｇ（ｎ＋２）は、ＴＦＴ（Ｍ２）を介してＴＦＴ（Ｍ１）のゲートに十分な電圧を印加して、ＴＦＴ（Ｍ１）をオン状態にする。
これによって、画素電極Ａ１の電位ＶＰＡは、期間ｔ１の終了時点で、ほぼＶＤＭと同じ電位にある。又、画素電極Ｂ１の電位ＶＰＢも、ほぼＶＤＭと同じ電位にある。
しかし、期間ｔ１の後にＴＦＴのオン・オフに伴う電位変動が生じ、画素電極Ａ１の電位ＶＰＡは、ΔＶｐ１分降下する。走査線Ｇｎ＋２の電位Ｖｇ（ｎ＋２）の降下（ｔ１−ｔ２において）が、走査線Ｇｎ＋２と画素電極Ａ１との間の寄生容量を介して、画素電極Ａ１の電位ＶＰＡをΔＶＰ１分降下させる。走査線Ｇｎ＋２と画素電極Ａ１との間の寄生容量は、主にＴＦＴ（Ｍ１）のゲート電極と画素電極Ａ１との間の寄生容量である。
さらに、走査線Ｇｎ＋１の電位Ｖｇ（ｎ＋１）の降下（ｔ２−ｔ３において）が、走査線Ｇｎ＋１と画素電極Ａ１との間の寄生容量を介して、電位ＶＰＡをΔＶＰ２分降下させる。走査線Ｇｎ＋１と画素電極Ａ１との間の寄生容量は、主に、ＴＦＴ（Ｍ１）とＴＦＴ（Ｍ２）とを介した容量である。本形態においては、電位変動ΔＶＰ１は電位変動ΔＶＰ２よりも大きい。これは、ＶＰ２が２つのＴＦＴを介した寄生容量に依存するため、走査線Ｇｎ＋２と画素電極Ａ１との間の寄生容量が、走査線Ｇｎ＋１と画素電極Ａ１との間の寄生容量よりも大きいからである。
画素電極Ｂ１の電位ＶＰＢは、期間ｔ２の終了時点で、ほぼＶＤＭと同じ電位にある。しかし、期間ｔ２の後にＴＦＴのオン・オフに伴う電位変動が生じ、画素電極Ａ１の電位ＶＰＢは、ΔＶＰ３分降下する。走査線Ｇｎ＋１の電位Ｖｇ（ｎ＋１）の降下（ｔ１−ｔ２において）が、走査線Ｇｎ＋１と画素電極Ｂ１との間の寄生容量を介して、画素電極Ｂ１の電位ＶＰＢをΔＶＰ３分降下させる。走査線Ｇｎ＋１と画素電極Ｂ１との間の寄生容量は、主にＴＦＴ（Ｍ３）のゲート電極と画素電極Ｂ１との間の寄生容量である。
ここで重要なことは、画素電極Ａ１の電位ＶＰＡと画素電極Ｂ１の電位ＶＰＢとの間において、ＴＦＴのオン・オフに伴う電位変動の程度が異なることである。本形態においては、画素電極Ｂ１の電位変動ΔＶＰ３が、画素電極Ａ１の電位変動（ΔＶＰ１＋ΔＶＰ２）よりも大きい。これは、次のように説明することが可能である。ＴＦＴ（Ｍ１）のゲート電位は、ＴＦＴ（Ｍ２）を介して与えられる。ＴＦＴ（Ｍ２）は閾値を有しているので、ＴＦＴ（Ｍ１）のゲート電極に与えられる電位は、走査線Ｇｎ＋２の選択電位よりも小さくなる。従って、ＴＦＴ（Ｍ１）のゲート電極の電位降下は、走査線Ｇｎ＋１と直接接続されたＴＦＴ（Ｍ３）のゲート電極の電位降下よりも小さい。ＴＦＴ（Ｍ１）と画素電極Ａ１との間の寄生容量と、ＴＦＴ（Ｍ３）と画素電極Ｂ１との間の寄生容量とは、ほぼ同じあるので、電位変動ΔＶＰ３が電位変動ΔＶＰ１よりも大きくなる。又、電位変動ΔＶＰ２は、典型的には、ΔＶＰ３やΔＶＰ１に比べて小さいものである。この結果、画素電極Ｂ１の電位変動ΔＶＰ３が、画素電極Ａ１の電位変動（ΔＶＰ１＋ΔＶＰ２）よりも大きくなる。
尚、走査線Ｇｎ＋２の電位降下の影響は、画素電極Ｂ１には及ばない。これは、走査線Ｇｎ＋２の電位の降下後に、画素電極Ｂ１には表示電位が与えられるからである。
ここで、一般的に、画素電極に電位を書き込んだ後の走査線電位変動ΔＶｇによる画素電極の電位変動ΔＶＰは、ＴＦＴが瞬時に遮断されると仮定すれば、次式で記述される。すなわち、
ΔＶＰ＝ΔＶｇ・Ｃｇｐ／Ｃｐｉｘ （１）
である。Ｃｇｐは、走査線（もしくはゲート電極）と画素電極との間の寄生容量であり、Ｃｐｉｘは、この寄生容量Ｃｇｐを含む画素電極の電気容量（画素容量）である。従って、画素間の寄生容量が異なると、画素電極に電位を書き込んだ後の画素電極の電位変動が異なるものになる。又、寄生容量Ｃｇｐおよび画素容量Ｃｐｉｘが画素間において同じ場合でも、能動素子の接続方法の違いなどの画素構造の相違によって、画素電極からみた走査線電位変動ΔＶｇの値が異なると、画素間に電位変動の差が生ずる。
上に説明したように画素電極Ａ１とＢ１との間で電位変動の差がある結果、画素電極Ａ１，Ｂ１によって制御される液晶にかかる電圧の実効値に差が生じ、最終的に画面に輝度差が生じてしまう。又、このことが交流駆動に直流成分を生じさせ、焼きつきなどの画面表示不良の原因となる。
そこで、この実施の形態１では、第９図に示すように、走査線の選択電位を変化させることによって、画素電極Ａ１とＢ１の電位変動の差異を小さくする。そして、好ましくは、最終的な画素電極Ａ１の電位ＶＰＡと画素電極Ｂ１の電位ＶＰＢとが（同一の表示信号が印加されているケース）、ほぼ同じになるよう制御する。画素電極Ａ１に表示電位を書き込んだ後の画素電位変動の総和値ΔＶＰＡと、画素電極Ｂ１に電位を書き込んだ後の画素電位変動ΔＶＰＢがほぼ同じになるように、走査線選択電位Ｖｇｈａと走査線選択電位Ｖｇｈｂとを異なる電位にする。
画素電極の電位変動ΔＶＰ１，ΔＶＰ２，ΔＶＰ３は、
ΔＶＰ１＝（ΔＶｇｈａ−Ｖｔｈ）×Ｃｇ（ｎ＋２）ｐａ／Ｃｐｉｘ
ΔＶＰ２＝ΔＶｇｈｂ×Ｃｇ（ｎ＋１）ｐａ／Ｃｐｉｘ
ΔＶＰ３＝ΔＶｇｈｂ×Ｃｇ（ｎ＋１）ｐｂ／Ｃｐｉｘ
ただし、
ΔＶｇｈａ＝Ｖｇｈａ−Ｖｇｌ
ΔＶｇｈｂ＝Ｖｇｈｂ−Ｖｇｌ
の関係を有する。ここで、
Ｖｇｈａ：期間ｔ１（画素電極Ａ１への書き込み期間）における走査線の選択電位
Ｖｇｈｂ：期間ｔ２（画素電極Ｂ１への書き込み期間）における走査線の選択電位
Ｖｇｌ：走査線の非選択電位（Ｌｏｗレベル）
Ｃｇ（ｎ＋１）ｐａ：走査線Ｇｎ＋１と画素電極Ａ１との間の寄生容量
Ｃｇ（ｎ＋２）ｐａ：ＴＦＴ（Ｍ１）のゲート電極と画素電極Ａ１との間の寄生容量
Ｃｇ（ｎ＋１）ｐｂ：走査線Ｇｎ＋１と画素電極Ｂ１との間の寄生容量
である。
（ΔＶＰ１＋ΔＶＰ２＝ΔＶＰ３）とする走査線選択電位Ｖｇｈａ，Ｖｇｈｂを選択することによって、最終的な電位ＶＰＡとＶＰＢとが等しくなる。ここで、電位変動ΔＶＰ２の値が小さく無視できる場合、
ΔＶＰ１＝ΔＶＰ３
とすればよい。ここで、ΔＶＰ１とΔＶＰ３との差は、主として電位差Ｖｔｈに起因するものである。従って、この電位差Ｖｔｈに相当する電位差を、期間ｔ１の間、走査線電位Ｖｇ（ｎ＋１）及びＶｇ（ｎ＋２）に加えてやれば（Ｖｇｈａ＝Ｖｇｈｂ＋Ｖｔｈ）、電位変動ΔＶＰ１と電位変動ΔＶＰ３とは等しくなる。その結果、第９図に示すように、電位ＶＰＡとＶＰＢとは実質的に等しい電位となる。これにより、画面上における輝度差は生じなくなり、表示不良もなくなる。電位変動ΔＶｐ２を無視することができない場合、この電位変動ΔＶＰ２を相殺する走査線選択電位Ｖｇｈａを適切に設定し、電位ＶＰＡとＶＰＢとをそれぞれ等しい電位にすればよい。
このような走査線選択電位Ｖｇｈａ，Ｖｇｈｂは、第１０図に示す回路を用いて走査線に供給することができる。第１０図は、走査線駆動回路ＧＤ内に配置されるスイッチ回路の構成を示す回路図である。また、第１１図は、第１０図に示したスイッチ回路のタイミングチャートである。第１０図および第１１図において、このスイッチ回路には、外部から走査線選択電位ＶｇｈａとＶｇｈｂとが、それぞれの選択電位線から入力される。外部から入力された選択信号ＳＥＬに従って、走査線選択電位Ｖｇｈａと走査線選択電位Ｖｇｈｂとのいずれかが選択回路によって選択され、各走査線４０への走査線駆動回路の出力端子に一方の走査線選択電位が出力される。
また、上述した走査線選択電位Ｖｇｈａ，Ｖｇｈｂは、第１２図に示す回路を用いて走査線に供給することができる。第１２図は、走査線駆動回路ＧＤ内に配置される加算／減算回路の構成を示す回路図である。また、第１３図は、第１２図に示した加算／減算回路のタイミングチャートである。第１２図および第１３図において、この加算／減算回路は、加算回路として動作し、外部から供給される走査線選択電位差δＶｇを、外部から供給された走査線選択電位Ｖｇｈｂに加算し、加算結果を、走査線選択電位Ｖｇｈａ，Ｖｇｈｂとして出力する。なお、この加算／減算回路が減算回路として動作する場合、外部から走査線選択電位Ｖｇｈａと走査線選択電位差δＶｇとが供給され、走査線選択電位Ｖｇｈａから走査線選択電位差δＶｇを減算し、この減算結果を、走査線選択電位Ｖｇｈａ，Ｖｇｈｂとして出力される。
なお、上述したスイッチ回路あるいは加算／減算回路は、走査線駆動回路ＧＤ内に限らず、駆動制御回路ＤＶなどの他の構成部分に設けるようにしてもよい。また、スイッチ回路あるいは加算／減算回路に入力される電位などの各信号は、スイッチ回路あるいは加算／減算回路の内部から供給されるようにしてもよい。
また、上述した実施の形態１では、画素電極Ａ１の電位確定にかかる走査線選択電位Ｖｇｈａの値を高めることによって、最終的な画素電極Ａ１，Ｂ１の電位ＶＰＡ，ＶＰＢを等しくするようにしているが、これに限らず、画素電極Ｂ１の電位確定にかかる走査線選択電位Ｖｇｈｂの値を低めるようにしてもよい。これは、一般に、走査線選択電位Ｖｇｈａ，Ｖｇｈｂが、各ＴＦＴをオンするために大きなマージンをもっているからである。
本実施の形態１は走査線を利用した蓄積容量Ｃｓを形成していたが、走査線を利用せず、独立した蓄積容量電極を有する表示装置に本発明を適用することも可能である。第１４図は、独立した蓄積容量電極を有する表示装置の画素構造を示している。多重化画素のグループ、Ａ４１とＢ４１に注目されたい。走査線Ｇｎ＋１と走査線Ｇｎ＋２が選択電位にある期間ｔ１に画素電極Ａ４１にその表示電位が与えられる。期間ｔ１に続く期間ｔ２において、走査線Ｇｎ＋１が選択電位にあり走査線Ｇｎ＋２が非選択電位にあり、画素電極Ｂ４１にその表示電位が供給される。
表示電位と選択電位は、上記と同様の制御をすることにより、画素電位変動の画素間の差異を減少させることができる。第１４図におけるＭ４１、Ｍ４２、Ｍ４３、は、それぞれ、第２図におけるＭ１、Ｍ２、Ｍ３に相当する。第２図及び第１４図における同一符号を付された走査線は、同様の制御がなされる。
本実施の形態は、ＴＦＴのゲート電極に与えられる電位の相違に起因した画素電極の電位変動の差異に注目し、その差異を補償する一つの方法を説明した。これは、本形態のＴＦＴ回路を有する画素構造の場合は、ゲート電位の差が主要な寄与要因の一つであるためである。しかし、画素の選択に使用される走査線と画素電極との間の寄生容量による画素電位変動は、他の要因によっても引き起こされうる。例えば、本形態においては、画素電極Ｂ１の電位変動ΔＶＰ３が、画素電極Ａ１の電位変動（ΔＶＰ１＋ΔＶＰ２）よりも大きい。しかし、ＴＦＴ（Ｍ２）が他のＴＦＴと同程度の大きさである場合、ΔＶＰ２が十分に大きくなり、画素電極Ａ１とＢ１の電位変動量が、上記と逆になることもある。従って、他の要因との関係から、総合的に補償のための電位を決定することができることは言うまでもない。これらの点は、以下の実施の形態において同様である。
実施の形態２
上述した実施の形態１は、画素電極に接続されたＴＦＴ（Ｍ１）とＴＦＴ（Ｍ３）のサイズが、同じであると仮定している。この実施の形態２では、ＴＦＴの容量を個々に設定し、この容量に差を持たせることによって、画素電極の電位変動の差を補償する。本実施形態において、画素回路構造は実施の形態１（第２図）と同様である。
第１５図は、この実施の形態２に用いられるＴＦＴの平面を模式的に示した図である。第１５図（ａ）は、ソースＳ、ドレインＤ、ゲートＧの各間における容量を小さくしたＴＦＴであり、いわゆるＴＦＴのサイズを小さくしたものである。一方、第１５図（ｂ）は、ＴＦＴのサイズを大きくしたものである。ＴＦＴのサイズが大きければ大きいほど、ソース／ドレイン電極とゲート電極との間の容量は大きくなる。実施の形態１において説明したように、走査線電位の変化による画素電位の電位変動は、走査線電位の変化量と寄生容量とによって決定される。異なる大きさのＴＦＴを利用することによって、式（１）における、走査線と画素電極との間の寄生容量Ｃｇｐを、各画素電極ごとに変化させることができる。
実施の形態１においては、画素電極Ａ１の電位降下が画素電極Ｂ１の電位降下よりも小さい。従って、画素電極Ｂ１に対するＴＦＴによる寄生容量を画素電極Ａ１に対するＴＦＴによる寄生容量よりも小さくすれば、画素電極Ａ１とＢ１との間の電位変動の差異を小さくすることが可能である。ここで、走査線電位は常に同じであるとする。ＴＦＴ（Ｍ１）の大きさを、ＴＦＴ（Ｍ３）の大きさよりも大きいものとする。この結果、画素電極Ａ１とＢ１の最終的な電位変動ΔＶｐの差異を小さくし、これらをほぼ同じにすることができる。本形態によって画面の均一性を確保することができる。なお、このＴＦＴのサイズについては、実験値やシミュレーション値を用いて設定することができる。
あるいは、ＴＦＴ（Ｍ２）の大きさを調整することによって、最終的な電位変動ΔＶｐの差異を小さくすることができる。これは、実施の形態１において説明したΔＶｐ２をＴＦＴ（Ｍ２）の大きさで調整することに相当する。画素Ａに付加容量を追加することによっても、同様の効果を達成することができる。付加容量は、画素電極Ａ１と画素Ａの選択に使用される走査線Ｇｎ＋１もしくはＧｎ＋２と、の間に形成される。付加容量については、実施の形態４において説明する。
尚、実施の形態１と２との技術を組み合わせて使用することが可能である。又、必要であれば、ＴＦＴの大きさを変更するによる電位変動への影響と、異なる走査線電位を使用することによる電位変動への影響を、相反するように組み合わせることも可能である。これらの点は、以下の実施の形態において同様である。
実施の形態３．
本形態の画素回路構造は、実施の形態１と同様である（第２図参照）。上述した実施の形態１では、ＴＦＴ側における走査線電位を変化させることによって、画素電極Ａ１（Ａ）、Ｂ１（Ｂ）の電位変動差異を補償するものであった。画素の選択に使用する走査線の走査線電位を変化させることで、２つの画素電極の電位変動の差異を補償するものである。一方、実施の形態３は、蓄積容量Ｃｓ側の走査線電位（画素の前段の走査線の電位であって、その画素の選択には利用されない）を画素によって異なる値を適用することによって、画素電極Ａ１（Ａ）、Ｂ１（Ｂ）の電位変動の差異を補償しようとするものである。
本形態について説明する前に、蓄積容量を介した画素電位の補償駆動方法について説明する。ＴＦＴのゲート電位の変化による画素電位の低下を、蓄積容量を介した画素電位の変化によって補償を図る駆動方法である。この補償駆動方法自体は、すでに広く知られた技術である。
この駆動方法は、たとえば、文献「Ｃｏｍｐｅｎｓａｔｉｖｅ Ａｄｄｒｅｓｓｉｎｇ ｆｏｒ Ｓｗｉｔｃｈｉｎｇ Ｄｉｓｔｏｒｔｉｏｎ ｉｎ ａ−Ｓｉ ＴＦＴＬＣＤ」（Ｋ．Ｓｕｚｕｋｉ、ＥｕｒｏＤｉｓｐａｙ’８７，ｐｐ．１０７−１１０）に記載されている。蓄積容量Ｃｓが、画素電極と前段の走査線との間に形成されている場合、この走査線の電位を変化させることによって引き起こされる画素電位の変動ΔＶｐ´は、
ΔＶｐ´＝ΔＶｇ´・Ｃｓ／Ｃｐｉｘ （２）
で表される。ここで、Ｃｓは、前段走査線と画素電極との間の蓄積容量であり、ΔＶｇ´は前段走査線の電位変化量であり、Ｃｐｉｘは画素電極全体の寄生容量（蓄積容量を含む）である。
画素選択に伴う走査線の電位変化によって引き起こされる画素電位の変動は、式（１）によって表される。従って、式（１）と式（２）とが相殺することによって、画素電位変動を抑制することができる。つまり、
ΔＶｐ＋ΔＶｐ´＝０ （３）
を満足することであり、これらの関係から次の式（４）が得られる。すなわち、
−ΔＶｇ´／ΔＶｇ＝Ｃｇｐ／Ｃｓ （４）
が得られる。この式（４）の関係を満足すれば、画素電位変動ΔＶｐを補償することができる。
第１６図は、上記の補償駆動方法を実施の形態１に適用したケースの走査信号のタイミング・チャートである。第１６図と第７図との相違点は、第１６図において、走査線の電位が２つのＬｏｗレベルを有していることである。つまり、各走査線電位は、Ｖｌｏｗ１とＶｌｏｗ２の２つの非選択電位を有している。画素電極の表示電位が確定した後（あるいは同時に）、その画素電極の前段の走査線電位が、Ｖｌｏｗ２からＶｌｏｗ１に上昇する。この２つの電位の差が、式（２）におけるΔＶｇ´に相当する。このように、蓄積容量Ｃｓを介して画素電極と容量結合された前段の走査線に電位変動ΔＶｇ´を生じさせることによって、画素電極に補償電圧を与える。
しかし、従来の補償駆動方法は、全ての画素電極に同じ量の補償電圧を与える。従って、実施の形態１で説明したように、画素電極ＡとＢとが異なる画素電位変動を有する場合に、対応することはできない。このため、たとえ、式（４）を満足する駆動条件下でも、画素電極Ａ、Ｂに制御される液晶にかかる電圧の実効値に差が生じてしまい、結果的に表示画面に輝度差や表示不良が生じてしまう。
このため、実施の形態１において説明したように、画素電極Ａ１にその固有の表示電位を与えるときの選択走査電位Ｖｇｈａと、画素電極Ｂ１にその固有の表示電位を与えるときの選択走査電位Ｖｇｈｂとは、異なる値に設定しなければならない。
本実施形態３は、蓄積容量を利用して与えられる補償電圧として、画素によって異なる補償電圧を与える。これにより、最終的に期間ｔ２後の画素電極Ａ、Ｂの電位をほぼ同じ値にしようとするものである。画素電極Ａ、Ｂに対する表示電位は、同一極性同一レベルとする。実施の形態１と異なり、各画素電極を選択するための走査線電位は、各画素に対して同じであると仮定する。又、各画素のＣｓとＣｐｉｘは、同じであると仮定する。
第１７図は、本形態における走査電位及び表示電位のタイミング・チャートである。走査電位のＨｉｇｈレベルは、１つであり、一方、走査電位は３つのＬｏｗレベルを有している。Ｖｌｏｗ３が最も低い電位であり、その次がＶｌｏｗ２であり、最も高い電位を有する非選択電位はＶｌｏｗ１である。
走査線Ｇｎの走査電位変化に注目する。期間ｔ１において、走査線Ｇｎの走査電位はＶｌｏｗ２である。期間ｔ２において、走査線Ｇｎの走査電位はＶｌｏｗ３である。期間ｔ３において、走査線Ｇｎの走査電位はＶｌｏｗ１である。画素電極Ａ１の画素電位は、走査線Ｇｎの走査電位がＶｌｏｗ２からＶｌｏｗ３に降下することによって、蓄積容量を介して、（Ｖｌｏｗ２−Ｖｌｏｗ３）Ｃｓ／Ｃｐｉｘだけ降下する。その後、走査線Ｇｎの走査電位はＶｌｏｗ３からＶｌｏｗ２に上昇するとによって、蓄積容量を介して、（Ｖｌｏｗ１−Ｖｌｏｗ３）Ｃｓ／Ｃｐｉｘ上昇する。つまり、画素電極Ａ１は、（Ｖｌｏｗ１−Ｖｌｏｗ２）Ｃｓ／Ｃｐｉｘの電位上昇を引き起こされる。
画素電極Ｂ１の表示電位が確定した後に、走査線Ｇｎの走査電位はＶｌｏｗ３からＶｌｏｗ１に上昇する。従って、画素電極Ｂ１は、（Ｖｌｏｗ１−Ｖｌｏｗ３）Ｃｓ／Ｃｐｉｘの電位上昇を引き起こされる。
実施の形態１において説明に従えば、画素選択に利用される走査電位の変化による画素電極の画素電位降下は、画素電極Ａ１が画素電極Ｂ１よりも小さい。本形態においては、蓄積容量を介した補償駆動による画素電位の上昇は、画素電極Ａ１が画素電極Ｂ１よりも小さい。従って、Ｖｌｏｗ１、Ｖｌｏｗ２、Ｖｌｏｗ３を適切に選択することによって、蓄積容量を介した補償駆動によって、画素電位変動の画素間差異を小さくすることができる。
（Ｖｌｏｗ１−Ｖｌｏｗ２）Ｃｓ／Ｃｐｉｘ
＝−ΔＶＰＡ＝−（ΔＶｐ１＋ΔＶｐ２）
（Ｖｌｏｗ１−Ｖｌｏｗ３）Ｃｓ／Ｃｐｉｘ
＝−ΔＶＰＢ＝−ΔＶｐ３
の関係を満たすように、３つの走査電位Ｌｏｗレベルを設定する。これにより、画素選択に利用される走査電位の変化による画素電極の画素電位降下と、多重化画素間の画素電位変動の差異と、の双方を補償することができる。実施の形態１は、画素間の画素電位変動の差異を小さくすることができたが、画素電位降下を補償することはできなかった。本形態は、この２つを同時に補償することが可能である。
尚、走査線電位の値は、上記の数式に適切な値に限定されるものではない。各表示装置ごとに、最適な値を適宜選択することによって、画素間の画素電位変動の差異を少なくすることが重要である。
上述した実施の形態は、走査線Ｇｎの電位を変化させることによって、画素電位変動を補償している。蓄積容量を介した補償駆動による画素電位の変化は、走査線の電位変化量と蓄積容量とによって決定される。従って、蓄積容量Ｃｓの大きさを画素によって異なるものと設定することによって、画素電極間の電位変動の差を抑えることができる。上の例に従えば、画素電極Ａと走査線Ｇｎとの蓄積容量ＣｓＡを画素電極Ｂと走査線Ｇｎとの蓄積容量ＣｓＢよりも小さく形成する。これにより、同じ走査線電位を使用して、画素電位変動を補償することができる。尚、蓄積容量を介した補償駆動を利用しない場合、蓄積容量ＣｓＡを蓄積容量ＣｓＢよりも小さくすることにより、画素間の画素電位変動の差異を補償することができる。これは、実施の形態１において、画素Ａの全体の容量（Ｃｐｉｘ）が画素Ｂの全体の容量よりも小さくなるからである。
実施の形態４．
この実施の形態４は、画素電極Ａ１１に対する第１のＴＦＴ（Ｍ１１）および第２のＴＦＴ（Ｍ１２）の接続態様が相違する以外は、実施の形態１による液晶表示装置と同じ画素回路構造を有している
第１８図は、本実施の形態のアレイ基板の回路構成を示す図である。第１８図において、信号線Ｄｍを挟んで隣接する画素電極Ａ１１、Ｂ１１について、第１のＴＦＴ（Ｍ１１）、第２のＴＦＴ（Ｍ１２）および第３のＴＦＴ（Ｍ１３）の３つのＴＦＴが次のように配置される。まず、第１のＴＦＴ（Ｍ１１）は、一方のソース／ドレイン電極が信号線Ｄｍに、また他方のソース／ドレイン電極が第２のＴＦＴ（Ｍ１２）のソース／ドレイン電極に接続される。第１のＴＦＴ（Ｍ１１）のゲート電極は、走査線Ｇｎ＋１に接続される。
第２のＴＦＴ（Ｍ１２）は、一方のソース／ドレイン電極が第１のＴＦＴ（Ｍ１１）に、他方のソース／ドレイン電極が画素電極Ａ１１に接続される。第２のＴＦＴ（Ｍ１２）のゲート電極は、走査線Ｇｎ＋２に接続される。したがって、隣接する２本の走査線Ｇｎ＋１、Ｇｎ＋２が同時に選択電位になっている期間にのみ、第１のＴＦＴ（Ｍ１１）および第２のＴＦＴ（Ｍ１２）がオン状態になり、信号線Ｄｍの電位が画素電極Ａ１１に供給される。つまり、画素電極Ａ１１へのデータ電位を供給する経路上に第１のＴＦＴ（Ｍ１１）および第２のＴＦＴ（Ｍ１２）を設られており、画素電極Ａ１１より後段に位置する２つの走査線Ｇｎ＋１，Ｇｎ＋２が選択電位となったときに、第１のＴＦＴ（Ｍ１１）のゲート電極と第２のＴＦＴ（Ｍ１２）のゲート電極とがオンになる。第１のＴＦＴ（Ｍ１１）のゲート電極と第２のＴＦＴ（Ｍ１２）のゲート電極とがオンになると、信号線Ｄｍからのデータ電位が画素電極Ａ１１に供給される。
第３のＴＦＴ（Ｍ１３）は、そのソース／ドレイン電極が信号線Ｄｍと接続され、他方のソース／ドレイン電極が画素電極Ｂ１１に接続される。第３のＴＦＴ（Ｍ１３）のゲート電極は走査線Ｇｎ＋１に接続される。したがって、走査線Ｇｎ＋１が選択電位になっているときに、第３のＴＦＴ（Ｍ１３）がオンになり、信号線Ｄｍの電位が画素電極Ｂ１１に供給される。
第１９図は、本形態の画素構造を有する従来表示装置における、走査線電位と画素電位の変化を示すタイミング・チャートである。図における符号は第８図と同様であり、その説明を省略する。
画素電極Ａ１の電位ＶＰＡは、期間ｔ１の終了時点で、ほぼＶＤＭと同じ電位にある。又、画素電極Ｂ１の電位ＶＰＢも、ほぼＶＤＭと同じ電位にある。
しかし、期間ｔ１の後にＴＦＴのオン・オフに伴う電位変動が生じ、画素電極Ａ１の電位ＶＰＡは、ΔＶＰ１分降下する。走査線Ｇｎ＋２の電位Ｖｇ（ｎ＋２）の降下（ｔ１−ｔ２において）が、走査線Ｇｎ＋２と画素電極Ａ１との間の寄生容量を介して、画素電極Ａ１の電位ＶＰＡをΔＶＰ１分降下させる。走査線Ｇｎ＋２と画素電極Ａ１との間の寄生容量は、主にＴＦＴ（Ｍ１２）のゲート電極と画素電極Ａ１との間の寄生容量である。
さらに、走査線Ｇｎ＋１の電位Ｖｇ（ｎ＋１）の降下（ｔ２−ｔ３において）が、走査線Ｇｎ＋１と画素電極Ａ１との間の寄生容量を介して、電位ＶＰＡをΔＶＰ２分降下させる。走査線Ｇｎ＋１と画素電極Ａ１との間の寄生容量は、主に、ＴＦＴ（Ｍ１１）とＴＦＴ（Ｍ１２）とを介した容量である。本形態においては、電位変動ΔＶＰ１は電位変動ΔＶＰ２よりも大きい。これは、走査線Ｇｎ＋２と画素電極Ａ１との間の寄生容量が、走査線Ｇｎ＋１と画素電極Ａ１との間の寄生容量よりも大きいからである。これは、ΔＶＰ２が２つのＴＦＴを介した寄生容量に依存するため、又、ＴＦＴ（Ｍ１２）の寄生容量がソース／ドレイン間の容量であるため、などの理由による。
画素電極Ｂ１の電位ＶＰＢは、期間ｔ２の終了時点で、ほぼＶＤＭと同じ電位にある。しかし、期間ｔ２の後にＴＦＴのオン・オフに伴う電位変動が生じ、画素電極Ｂ１の電位ＶＰＢは、ΔＶＰ３分降下する。走査線Ｇｎ＋１の電位Ｖｇ（ｎ＋１）の降下（ｔ２−ｔ３において）が、走査線Ｇｎ＋１と画素電極Ｂ１との間の寄生容量を介して、画素電極Ｂ１の電位ＶＰＢをΔＶＰ３分降下させる。走査線Ｇｎ＋１と画素電極Ｂ１との間の寄生容量は、主にＴＦＴ（Ｍ１３）のゲート電極と画素電極Ｂ１との間の寄生容量である。
ここで重要なことは、画素電極Ａ１の電位ＶＰＡと画素電極Ｂ１の電位ＶＰＢとの間において、画素選択のＴＦＴのオン・オフに伴う電位変動の程度が異なることである。本形態においては、画素電極Ｂ１の電位変動ΔＶＰ３が、画素電極Ａ１の電位変動（ΔＶＰ１＋ΔＶＰ２）よりも小さい。本形態の３つのＴＦＴは全て同じ大きさである。表示信号が通過するＴＦＴの特性は、同じであることが一般に好ましい。ＴＦＴ（Ｍ１３）と画素電極Ｂ１１との間の寄生容量は、ＴＦＴ（Ｍ１２）と画素電極Ａ１１との間の寄生容量と同じである。従って、査線電位が一定である場合、ΔＶＰ３はΔＶＰ１と同じ値になる。画素電極Ａ１１の電位変動（電位降下）は、ΔＶＰ２の分だけ、画素電極Ｂ１１の電位変動よりも大きい。
実施の形態１〜３において説明された技術を適用することで、この電位変動の差異を補償することができる。
実施の形態１に従い、ＶｇｈａをＶｇｈｂよりも小さい値に設定する。これにより、ΔＶＰ１がΔＶＰ３よりも小さくなるので、２つの画素電極電位変動の差異が小さくなる。（ΔＶＰ１＋ΔＶＰ２）とΔＶＰ３とをほぼ同じ値にすれば、２つの画素電極の画素電位変動をほぼ同じ値にすることができる。
あるいは、実施の形態２に従い、ＴＦＴ（Ｍ１３）とＴＦＴ（Ｍ１２）の大きさを異なるものとする。ＴＦＴ（Ｍ１３）をＴＦＴ（Ｍ１２）よりも大きくすることにより、ΔＶＰ３の大きさをΔＶＰ１の大きさよりも大きくすることができる。
画素電極と選択に使用される走査線との間に容量を追加することによって、電位変動の差異を補償することができる。画素Ｂに付加容量を追加することによって、画素電極Ｂ１１の画素電位変動を大きくすることができる。画素電極Ｂ１１と画素Ｂの選択に使用される走査線Ｇｎ＋１との間に形成される。第２０図は、画素電極Ｂ１１と走査線Ｇｎ＋１との間に形成された付加的容量（Ｃａ）、画素電極Ｄ１１と走査線Ｇｎ＋２との間に形成された付加的容量（Ｃａ）を示している。
付加容量は、画素電極を走査線Ｇｎ＋１の上に延設することによって形成することができる。あるいは、信号線層の形成において走査線Ｇｎ＋１にオーバラップする付加的導体を形成し、その付加的導体を画素電極Ｂ１１と接続することによって形成することができる。
例えば、ＴＮタイプであって、ボトム・ゲートのＴＦＴ構造を有するＬＣＤは、走査線層を下層として、画素電極層を上層として、有している。又、このＬＣＤの画素構造は、走査線線層と画素電極層との間に、信号線層（ソース／ドレイン層）を有しているとする。走査線線層の上にはゲート絶縁層などの絶縁層が形成される。画素電極を走査線の上に延設することによって、画素電極、走査線、絶縁層によって構成される容量を形成することができる。あるいは、走査線と絶縁層を介して重なる導体部を信号線層で形成し、その導体部を画素電極と接続する。画素電極、信号線層導体部、絶縁層、及び走査線から構成される付加容量を形成することができる。
付加容量の形成は、画素構造に従って好適な構造が選択され、上記のものに限定されるものではない。重要なことは、画素電極とその画素の選択に使用される走査線との間に容量を追加することである。尚、蓄積容量と対比すれば、走査線と画素電極とによって蓄積容量を形成するＬＣＤでは、画素の選択に使用されない走査線と画素電極との間に蓄積容量が形成される。
実施の形態３において説明された技術により、本形態の電位変動の差異を補償することができる。実施の形態３におけるＶｌｏｗ２の値をＶｌｏｗ３値よりも低い値に設定する。Ｖｌｏｗ２が最も低い非選択電位であり、Ｖｌｏｗ１が最も大きい非選択電位であり、Ｖｌｏｗ３がＶｌｏｗ１とＶｌｏｗ２の間の値である。
画素電極Ａ１１の画素電位上昇は（Ｖｌｏｗ１−Ｖｌｏｗ２）に基づいて決定され、画素電極Ｂ１１の画素電位上昇は（Ｖｌｏｗ１−Ｖｌｏｗ３）に基づいて決定される。本実施の形態においては、画素電極Ａ１１の電位降下（ΔＶＰ１＋ΔＶＰ２）が画素電極Ｂ１１の電位降下（ΔＶＰ３）よりも大きい。（Ｖｌｏｗ１−Ｖｌｏｗ２）が（Ｖｌｏｗ１−Ｖｌｏｗ３）よりも大きいので、適切な３つの非選択電位を設定することにより、画素電極Ａ１１とＢ１１との間の画素電位変動の差異を減少させ、２つの電位変動量をほぼ同じにすることが可能となる。
又、蓄積容量の大きさを画素Ａと画素Ｂにおいて異なる値に設定することによって、画素電位変動を補償することができる。実施の形態３において説明したように、蓄積容量を介した補償電圧は、蓄積容量の大きさと走査線の電位変化量に依存する。画素Ａの蓄積容量を画素Ｂの蓄積容量よりも大きくすることは、画素電位変動の差異を減少させる。
尚、以上の説明においては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）タイプの液晶表示装置について説明されたが、本発明をＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）タイプの液晶表示装置など、様々なタイプの表示装置に適用することが可能である。又、２つの画素が多重化された２多重タイプの表示装置に限らず、３多重以上の多重化表示装置に本発明を適用することができる。
以上説明したように、この発明によれば、信号線、ひいてはデータ・ドライバの数を低減することができ、高精細化を実現するとともに、画素電極と選択走査線との間の寄生容量に起因する画素電極の電位変動の差を補償することができる。電位変動の差が小さくなることで、表示画面の均一性を向上させることができる。
【図面の簡単な説明】
第１図は、この発明による液晶表示装置の概要構成を示す図である。
第２図は、実施の形態１による液晶表示装置のアレイ基板の構成を示す図である。
第３図は、実施の形態１による液晶表示装置のアレイ基板の動作を示す図である。
第４図は、実施の形態１による液晶表示装置のアレイ基板の動作を示す図である。
第５図は、実施の形態１による液晶表示装置のアレイ基板の動作を示す図である。
第６図は、実施の形態１による液晶表示装置のアレイ基板の動作を示す図である。
第７図は、実施の形態１による液晶表示装置の走査信号のタイミングチャートである。
第８図は、実施の形態１のアレイ回路構造を有する従来の液晶表示装置における駆動パルスと画素電極近傍の電圧変動を示す図である。
第９図は、実施の形態１による液晶表示装置における駆動パルスと画素電極近傍の電圧変動を示す図である。
第１０図は、実施の形態１による液晶表示装置に用いるスイッチ回路の構成を示す図である。
第１１図は、第１０に示したスイッチ回路の入出力波形を示す図である。
第１２図は、実施の形態１による液晶表示装置に用いる加算／減算回路の構成を示す図である。
第１３図は、第１２に示した加算／減算回路の構成を示す図である。
第１４図は、実施の形態２による液晶表示装置のアレイ基板の回路構成を示す図である。
第１５図は、実施の形態２による液晶表示装置に用いられるＴＦＴの平面図である。
第１６図は、実施の形態３による液晶表示装置の走査信号のタイミングチャートである。
第１７図は、実施の形態３による液晶表示装置の走査信号のタイミングチャートである。
第１８図は、実施の形態４による液晶表示装置のアレイ基板の回路構成を示す図である。
第１９図は、実施の形態４のアレイ回路構造を有する従来の液晶表示装置における駆動パルスと画素電極近傍の電圧変動を示す図である。
第２０図は、付加容量を有するアレイ回路構造を示す図である。
第２１図は、従来のＴＦＴアレイ基板の等価回路図である。
第２２図は、特開平５−２６５０４５号公報に開示されたアレイ基板の回路構成を示す図である。
Ａ アレイ基板、ＳＤ 信号線駆動回路、ＧＤ 走査線駆動回路、
ＤＶ 駆動制御回路、ＩＦ インターフェース、３０ 信号線、４０ 走査線
Ａ１、Ａ１１、Ａ４１ 画素電極
Ｂ１、Ｂ１１、Ｂ４１ 画素電極
Ｃ１、Ｃ１１、Ｃ４１ 画素電極
Ｄ１、Ｄ１１、Ｄ４１ 画素電極
Ｍ１〜Ｍ３、Ｍ１１〜Ｍ１３、Ｍ４１〜Ｍ４３ ＴＦＴ、
Ｃｓ，Ｃｓ１，Ｃｓ２ 蓄積容量、Ｃ 電荷容量

【００２５】
以下、同様の動作が、順次後段の画素に対して実行される。
この実施の形態１では、第７図に示すように、多重化画素の画素電極に表示信号を与える場合に、それぞれの画素に異なる走査電位を与えている。たとえば、画素電極Ａの電圧を確定するタイミングｔ１の走査電位は、画素電極Ｂの電圧を確定するタイミングｔ２の走査電位に比して大きな値としている。なお、この実施の形態１では、蓄積容量Ｃｓ、画素電極のサイズは、全て同じであるように設計されているとする。ＴＦＴ（Ｍ１）とＴＦＴ（Ｍ３）は同じ大きさであり、ＴＦＴ（Ｍ２）は他の２つのＴＦＴよりも小さいものとする。ＴＦＴ（Ｍ１）とＴＦＴ（Ｍ３）は、表示信号が通過するＴＦＴであるので、同じ大きさが好ましい。又、開口率向上のため、ＴＦＴ（Ｍ２）は小さいものが好ましい。
多重化画素の画素電極の電位変化について、第８図および第９図を参照して説明する。まず、第８図を参照して、多重化画素Ａ１（Ａ），Ｂ１（Ｂ）に対して同じ電位の走査線電位を与えた場合について説明する。
第８図において、Ｖｇ（ｎ＋１）は走査線Ｇｎ＋１に印加される電位である。Ｖｇ（ｎ＋２）は走査線Ｇｎ＋２に印加される電位である。Ｖ_Ｄｍは信号線Ｄｍに与えれる表示電位である。Ｖｃはコモン電位である。Ｖ_ＰＡは画素電極Ａ１の電位、Ｖ_ＰＢは画素電極Ｂ１の電位である。Ｖ_ＦＧは、ＴＦＴ（Ｍ１）のゲート電極の電位を示している。ここでは、画素電極Ａ１とＢ１には、同極性、同じ値の表示電位が与えられることとする。
Ｖｇ（ｎ＋１）は、期間ｔ１において、ＴＦＴ（Ｍ２）およびＴＦＴ（Ｍ３）のゲートに十分な電圧を印加して、ＴＦＴ（Ｍ２）およびＴＦＴ（Ｍ３）をオン状態にする。同様に、走査線Ｇｎ＋２に印加される電位Ｖｇ（ｎ＋２）は、

【００２６】
ＴＦＴ（Ｍ２）を介してＴＦＴ（Ｍ１）のゲートに十分な電圧を印加して、ＴＦＴ（Ｍ１）をオン状態にする。
これによって、画素電極Ａ１の電位Ｖ_ＰＡは、期間ｔ１の終了時点で、ほぼＶ_Ｄｍと同じ電位にある。又、画素電極Ｂ１の電位Ｖ_ＰＢも、ほぼＶ_Ｄｍと同じ電位にある。
しかし、期間ｔ１の後にＴＦＴのオン・オフに伴う電位変動が生じ、画素電極Ａ１の電位Ｖ_ＰＡは、ΔＶ_Ｐ１分降下する。走査線Ｇｎ＋２の電位Ｖｇ（ｎ＋２）の降下（ｔ１−ｔ２において）が、走査線Ｇｎ＋２と画素電極Ａ１との間の寄生容量を介して、画素電極Ａ１の電位Ｖ_ＰＡをΔＶ_Ｐ１分降下させる。走査線Ｇｎ＋２と画素電極Ａ１との間の寄生容量は、主にＴＦＴ（Ｍ１）のゲート電極と画素電極Ａ１との間の寄生容量である。
さらに、走査線Ｇｎ＋１の電位Ｖｇ（ｎ＋１）の降下（ｔ２−ｔ３において）が、走査線Ｇｎ＋１と画素電極Ａ１との間の寄生容量を介して、電位Ｖ_ＰＡをΔＶ_Ｐ２分降下させる。走査線Ｇｎ＋１と画素電極Ａ１との間の寄生容量は、主に、ＴＦＴ（Ｍ１）とＴＦＴ（Ｍ２）とを介した容量である。本形態においては、電位変動ΔＶ_Ｐ１は電位変動ΔＶ_Ｐ２よりも大きい。これは、Ｖ_Ｐ２が２つのＴＦＴを介した寄生容量に依存するため、走査線Ｇｎ＋２と画素電極Ａ１との間の寄生容量が、走査線Ｇｎ＋１と画素電極Ａ１との間の寄生容量よりも大きいからである。
画素電極Ｂ１の電位Ｖ_ＰＢは、期間ｔ２の終了時点で、ほぼＶ_Ｄｍと同じ電位にある。しかし、期間ｔ２の後にＴＦＴのオン・オフに伴う電位変動が生じ、画素電極Ａ１の電位Ｖ_ＰＢは、ΔＶ_Ｐ３分降下する。走査線Ｇｎ＋１の電位Ｖｇ（ｎ＋１）の降下（ｔ１−ｔ２において）が、走査線Ｇｎ＋１と画素電極Ｂ１との間の寄生容量を介して、画素電極Ｂ１の電位Ｖ_ＰＢ

【００２７】
をΔＶ_Ｐ３分降下させる。走査線Ｇｎ＋１と画素電極Ｂ１との間の寄生容量は、主にＴＦＴ（Ｍ３）のゲート電極と画素電極Ｂ１との間の寄生容量である。
ここで重要なことは、画素電極Ａ１の電位Ｖ_ＰＡと画素電極Ｂ１の電位Ｖ_ＰＢとの間において、ＴＦＴのオン・オフに伴う電位変動の程度が異なることである。本形態においては、画素電極Ｂ１の電位変動ΔＶ_Ｐ３が、画素電極Ａ１の電位変動（ΔＶ_Ｐ１＋ΔＶ_Ｐ２）よりも大きい。これは、次のように説明することが可能である。ＴＦＴ（Ｍ１）のゲート電位は、ＴＦＴ（Ｍ２）を介して与えられる。ＴＦＴ（Ｍ２）は閾値を有しているので、ＴＦＴ（Ｍ１）のゲート電極に与えられる電位は、走査線Ｇｎ＋２の選択電位よりも小さくなる。従って、ＴＦＴ（Ｍ１）のゲート電極の電位降下は、走査線Ｇｎ＋１と直接接続されたＴＦＴ（Ｍ３）のゲート電極の電位降下よりも小さい。ＴＦＴ（Ｍ１）と画素電極Ａ１との間の寄生容量と、ＴＦＴ（Ｍ３）と画素電極Ｂ１との間の寄生容量とは、ほぼ同じあるので、電位変動ΔＶ_Ｐ３が電位変動ΔＶ_Ｐ１よりも大きくなる。又、電位変動ΔＶ_Ｐ２は、典型的には、ΔＶ_Ｐ３やΔＶ_Ｐ１に比べて小さいものである。この結果、画素電極Ｂ１の電位変動ΔＶ_Ｐ３が、画素電極Ａ１の電位変動（ΔＶ_Ｐ１＋ΔＶ_Ｐ２）よりも大きくなる。
尚、走査線Ｇｎ＋２の電位降下の影響は、画素電極Ｂ１には及ばない。これは、走査線Ｇｎ＋２の電位の降下後に、画素電極Ｂ１には表示電位が与えられるからである。
ここで、一般的に、画素電極に電位を書き込んだ後の走査線電位変動ΔＶ_Ｇによる画素電極の電位変動ΔＶＰは、ＴＦＴが瞬時に遮断されると仮定すれば、次式で記述される。すなわち、

【００２８】
ΔＶ_Ｐ＝ΔＶｇ・Ｃｇｐ／Ｃｐｉｘ （１）
である。Ｃ_ｇｐは、走査線（もしくはゲート電極）と画素電極との間の寄生容量であり、Ｃｐｉｘは、この寄生容量Ｃ_ｇｐを含む画素電極の電気容量（画素容量）である。従って、画素間の寄生容量が異なると、画素電極に電位を書き込んだ後の画素電極の電位変動が異なるものになる。又、寄生容量Ｃ_ｇｐおよび画素容量Ｃｐｉｘが画素間において同じ場合でも、能動素子の接続方法の違いなどの画素構造の相違によって、画素電極からみた走査線電位変動ΔＶｇの値が異なると、画素間に電位変動の差が生ずる。
上に説明したように画素電極Ａ１とＢ１との間で電位変動の差がある結果、画素電極Ａ１，Ｂ１によって制御される液晶にかかる電圧の実効値に差が生じ、最終的に画面に輝度差が生じてしまう。又、このことが交流駆動に直流成分を生じさせ、焼きつきなどの画面表示不良の原因となる。
そこで、この実施の形態１では、第９図に示すように、走査線の選択電位を変化させることによって、画素電極Ａ１とＢ１の電位変動の差異を小さくする。そして、好ましくは、最終的な画素電極Ａ１の電位ＶＰＡと画素電極Ｂ１の電位Ｖ_ＰＢとが（同一の表示信号が印加されているケース）、ほぼ同じになるよう制御する。画素電極Ａ１に表示電位を書き込んだ後の画素電位変動の総和値ΔＶ_ＰＡと、画素電極Ｂ１に電位を書き込んだ後の画素電位変動ΔＶ_ＰＢがほぼ同じになるように、走査線選択電位Ｖｇｈａと走査線選択電位Ｖｇｈｂとを異なる電位にする。
画素電極の電位変動ΔＶ_Ｐ１，ΔＶ_Ｐ２，ΔＶ_Ｐ３は、
ΔＶ_Ｐ１＝（ΔＶｇｈａ−Ｖｔｈ）×Ｃｇ（ｎ＋２）ｐａ／Ｃｐｉｘ

【００２９】
△Ｖ_Ｐ２＝ΔＶｇｈｂ×Ｃｇ（ｎ＋１）ｐａ／Ｃｐｉｘ
ΔＶ_Ｐ３＝ΔＶｇｈｂ×Ｃｇ（ｎ＋１）ｐｂ／Ｃｐｉｘ
ただし、
ΔＶｇｈａ＝Ｖｇｈａ−Ｖｇｌ
ΔＶｇｈｂ＝Ｖｇｈｂ−Ｖｇｌ
の関係を有する。ここで、
Ｖｇｈａ：期間ｔ１（画素電極Ａ１への書き込み期間）における走査線の選択電位
Ｖｇｈｂ：期間ｔ２（画素電極Ｂ１への書き込み期間）における走査線の選択電位
Ｖｇｌ：走査線の非選択電位（Ｌｏｗレベル）
Ｃｇ（ｎ＋１）ｐａ：走査線Ｇｎ＋１と画素電極Ａ１との間の寄生容量
Ｃｇ（ｎ＋２）ｐａ：ＴＦＴ（Ｍ１）のゲート電極と画素電極Ａ１との間の寄生容量
Ｃｇ（ｎ＋１）ｐｂ：走査線Ｇｎ＋１と画素電極Ｂ１との間の寄生容量である。
（ΔＶ_Ｐ１＋ΔＶ_Ｐ２＝ΔＶ_Ｐ３）とする走査線選択電位Ｖｇｈａ，Ｖｇｈｂを選択することによって、最終的な電位Ｖ_ＰＡとＶ_ＰＢとが等しくなる。ここで、電位変動ΔＶ_Ｐ２の値が小さく無視できる場合、
ΔＶ_Ｐ１＝ΔＶ_Ｐ３
とすればよい。ここで、ΔＶ_Ｐ１とΔＶ_Ｐ３との差は、主として電位差Ｖｔｈに起因するものである。従って、この電位差Ｖｔｈに相当する電位差を、期間ｔ１の間、走査線電位Ｖｇ（ｎ＋１）及びＶｇ（ｎ＋２）に加えてやれば（Ｖｇｈａ＝Ｖｇｈｂ＋Ｖｔｈ）、電位変動ΔＶ_Ｐ１と電位変動ΔＶ_Ｐ３とは等しくなる。その結果、第９図に示すように、電位Ｖ_ＰＡとＶ_ＰＢとは実質的に等しい電位

【００３０】
となる。これにより、画面上における輝度差は生じなくなり、表示不良もなくなる。電位変動ΔＶ_Ｐ２を無視することができない場合、この電位変動ΔＶ_Ｐ２を相殺する走査線選択電位Ｖｇｈａを適切に設定し、電位Ｖ_ＰＡとＶ_ＰＢとをそれぞれ等しい電位にすればよい。
このような走査線選択電位Ｖｇｈａ，Ｖｇｈｂは、第１０図に示す回路を用いて走査線に供給することができる。第１０図は、走査線駆動回路ＧＤ内に配置されるスイッチ回路の構成を示す回路図である。また、第１１図は、第１０図に示したスイッチ回路のタイミングチャートである。第１０図および第１１図において、このスイッチ回路には、外部から走査線選択電位ＶｇｈａとＶｇｈｂとが、それぞれの選択電位線から入力される。外部から入力された選択信号ＳＥＬに従って、走査線選択電位Ｖｇｈａと走査線選択電位Ｖｇｈｂとのいずれかが選択回路によって選択され、各走査線４０への走査線駆動回路の出力端子に一方の走査線選択電位が出力される。
また、上述した走査線選択電位Ｖｇｈａ，Ｖｇｈｂは、第１２図に示す回路を用いて走査線に供給することができる。第１２図は、走査線駆動回路ＧＤ内に配置される加算／減算回路の構成を示す回路図である。また、第１３図は、第１２図に示した加算／減算回路のタイミングチャートである。第１２図および第１３図において、この加算／減算回路は、加算回路として動作し、外部から供給される走査線選択電位差δＶｇを、外部から供給された走査線選択電位Ｖｇｈｂに加算し、加算結果を、走査線選択電位Ｖｇｈａ，Ｖｇｈｂとして出力する。なお、この加算／減算回路が減算回路として動作する場合、外部から走査線選択電位Ｖｇｈａと走査線選択電位差δＶｇとが供給され、走査線選択電位Ｖｇｈａから走査線選択電位差δＶｇを減算し、この減算結果を、走査線選択電位Ｖｇｈａ，Ｖｇｈｂとして出力さ

【００３１】
れる。
なお、上述したスイッチ回路あるいは加算／減算回路は、走査線駆動回路ＧＤ内に限らず、駆動制御回路ＤＶなどの他の構成部分に設けるようにしてもよい。また、スイッチ回路あるいは加算／減算回路に入力される電位などの各信号は、スイッチ回路あるいは加算／減算回路の内部から供給されるようにしてもよい。
また、上述した実施の形態１では、画素電極Ａ１の電位確定にかかる走査線選択電位Ｖｇｈａの値を高めることによって、最終的な画素電極Ａ１，Ｂ１の電位Ｖ_ＰＡ，Ｖ_ＰＢを等しくするようにしているが、これに限らず、画素電極Ｂ１の電位確定にかかる走査線選択電位Ｖｇｈｂの値を低めるようにしてもよい。これは、一般に、走査線選択電位Ｖｇｈａ，Ｖｇｈｂが、各ＴＦＴをオンするために大きなマージンをもっているからである。
本実施の形態１は走査線を利用した蓄積容量Ｃｓを形成していたが、走査線を利用せず、独立した蓄積容量電極を有する表示装置に本発明を適用することも可能である。第１４図は、独立した蓄積容量電極を有する表示装置の画素構造を示している。多重化画素のグループ、Ａ４１とＢ４１に注目されたい。走査線Ｇｎ＋１と走査線Ｇｎ＋２が選択電位にある期間ｔ１に画素電極Ａ４１にその表示電位が与えられる。期間ｔ１に続く期間ｔ２において、走査線Ｇｎ＋１が選択電位にあり走査線Ｇｎ＋２が非選択電位にあり、画素電極Ｂ４１にその表示電位が供給される。
表示電位と選択電位は、上記と同様の制御をすることにより、画素電位変動の画素間の差異を減少させることができる。第１４図におけるＭ４１、Ｍ４２、Ｍ４３、は、それぞれ、第２図におけるＭ１、Ｍ２、Ｍ

【００３２】
３に相当する。第２図及び第１４図における同一符号を付された走査線は、同様の制御がなされる。
本実施の形態は、ＴＦＴのゲート電極に与えられる電位の相違に起因した画素電極の電位変動の差異に注目し、その差異を補償する一つの方法を説明した。これは、本形態のＴＦＴ回路を有する画素構造の場合は、ゲート電位の差が主要な寄与要因の一つであるためである。しかし、画素の選択に使用される走査線と画素電極との間の寄生容量による画素電位変動は、他の要因によっても引き起こされうる。例えば、本形態においては、画素電極Ｂ１の電位変動ΔＶ_Ｐ３が、画素電極Ａ１の電位変動（ΔＶ_Ｐ１＋ΔＶ_Ｐ２）よりも大きい。しかし、ＴＦＴ（Ｍ２）が他のＴＦＴと同程度の大きさである場合、ΔＶ_Ｐ２が十分に大きくなり、画素電極Ａ１とＢ１の電位変動量が、上記と逆になることもある。従って、他の要因との関係から、総合的に補償のための電位を決定することができることは言うまでもない。これらの点は、以下の実施の形態において同様である。
実施の形態２
上述した実施の形態１は、画素電極に接続されたＴＦＴ（Ｍ１）とＴＦＴ（Ｍ３）のサイズが、同じであると仮定している。この実施の形態２では、ＴＦＴの容量を個々に設定し、この容量に差を持たせることによって、画素電極の電位変動の差を補償する。本実施形態において、画素回路構造は実施の形態１（第２図）と同様である。
第１５図は、この実施の形態２に用いられるＴＦＴの平面を模式的に示した図である。第１５図（ａ）は、ソースＳ、ドレインＤ、ゲートＧ

【００３３】
の各間における容量を小さくしたＴＦＴであり、いわゆるＴＦＴのサイズを小さくしたものである。一方、第１５図（ｂ）は、ＴＦＴのサイズを大きくしたものである。ＴＦＴのサイズが大きければ大きいほど、ソース／ドレイン電極とゲート電極との間の容量は大きくなる。実施の形態１において説明したように、走査線電位の変化による画素電位の電位変動は、走査線電位の変化量と寄生容量とによって決定される。異なる大きさのＴＦＴを利用することによって、式（１）における、走査線と画素電極との間の寄生容量Ｃｇｐを、各画素電極ごとに変化させることができる。
実施の形態１においては、画素電極Ａ１の電位降下が画素電極Ｂ１の電位降下よりも小さい。従って、画素電極Ｂ１に対するＴＦＴによる寄生容量を画素電極Ａ１に対するＴＦＴによる寄生容量よりも小さくすれば、画素電極Ａ１とＢ１との間の電位変動の差異を小さくすることが可能である。ここで、走査線電位は常に同じであるとする。ＴＦＴ（Ｍ１）の大きさを、ＴＦＴ（Ｍ３）の大きさよりも大きいものとする。この結果、画素電極Ａ１とＢ１の最終的な電位変動ΔＶｐの差異を小さくし、これらをほぼ同じにすることができる。本形態によって画面の均一性を確保することができる。なお、このＴＦＴのサイズについては、実験値やシミュレーション値を用いて設定することができる。
あるいは、ＴＦＴ（Ｍ２）の大きさを調整することによって、最終的な電位変動ΔＶｐの差異を小さくすることができる。これは、実施の形態１において説明したΔＶ_Ｐ２をＴＦＴ（Ｍ２）の大きさで調整することに相当する。画素Ａに付加容量を追加することによっても、同様の効果を達成することができる。付加容量は、画素電極Ａ１と画素Ａの選択に使

【００３７】
電位は３つのＬｏｗレベルを有している。Ｖｌｏｗ３が最も低い電位であり、その次がＶｌｏｗ２であり、最も高い電位を有する非選択電位はＶｌｏｗ１である。
走査線Ｇｎの走査電位変化に注目する。期間ｔ１において、走査線Ｇｎの走査電位はＶｌｏｗ２である。期間ｔ２において、走査線Ｇｎの走査電位はＶｌｏｗ３である。期間ｔ３において、走査線Ｇｎの走査電位はＶｌｏｗ１である。画素電極Ａ１の画素電位は、走査線Ｇｎの走査電位がＶｌｏｗ２からＶｌｏｗ３に降下することによって、蓄積容量を介して、（Ｖｌｏｗ２−Ｖｌｏｗ３）Ｃｓ／Ｃｐｉｘだけ降下する。その後、走査線Ｇｎの走査電位はＶｌｏｗ３からＶｌｏｗ２に上昇するとによって、蓄積容量を介して、（Ｖｌｏｗ１−Ｖｌｏｗ３）Ｃｓ／Ｃｐｉｘ上昇する。つまり、画素電極Ａ１は、（Ｖｌｏｗ１−Ｖｌｏｗ２）Ｃｓ／Ｃｐｉｘの電位上昇を引き起こされる。
画素電極Ｂ１の表示電位が確定した後に、走査線Ｇｎの走査電位はＶｌｏｗ３からＶｌｏｗ１に上昇する。従って、画素電極Ｂ１は、（Ｖｌｏｗ１−Ｖｌｏｗ３）Ｃｓ／Ｃｐｉｘの電位上昇を引き起こされる。
実施の形態１において説明に従えば、画素選択に利用される走査電位の変化による画素電極の画素電位降下は、画素電極Ａ１が画素電極Ｂ１よりも小さい。本形態においては、蓄積容量を介した補償駆動による画素電位の上昇は、画素電極Ａ１が画素電極Ｂ１よりも小さい。従って、Ｖｌｏｗ１、Ｖｌｏｗ２、Ｖｌｏｗ３を適切に選択することによって、蓄積容量を介した補償駆動によって、画素電位変動の画素間差異を小さくすることができる。
（Ｖｌｏｗ１−Ｖｌｏｗ２）Ｃｓ／Ｃｐｉｘ
＝−ΔＶ_ＰＡ＝−（ΔＶ_Ｐ１＋ΔＶ_Ｐ２）

【００３８】
（Ｖｌｏｗ１−Ｖｌｏｗ３）Ｃｓ／Ｃｐｉｘ
＝−ΔＶ_ＰＢ＝−ΔＶ_Ｐ３
の関係を満たすように、３つの走査電位Ｌｏｗレベルを設定する。これにより、画素選択に利用される走査電位の変化による画素電極の画素電位降下と、多重化画素間の画素電位変動の差異と、の双方を補償することができる。実施の形態１は、画素間の画素電位変動の差異を小さくすることができたが、画素電位降下を補償することはできなかった。本形態は、この２つを同時に補償することが可能である。
尚、走査線電位の値は、上記の数式に適切な値に限定されるものではない。各表示装置ごとに、最適な値を適宜選択することによって、画素間の画素電位変動の差異を少なくすることが重要である。
上述した実施の形態は、走査線Ｇｎの電位を変化させることによって、画素電位変動を補償している。蓄積容量を介した補償駆動による画素電位の変化は、走査線の電位変化量と蓄積容量とによって決定される。従って、蓄積容量Ｃｓの大きさを画素によって異なるものと設定することによって、画素電極間の電位変動の差を抑えることができる。上の例に従えば、画素電極Ａと走査線Ｇｎとの蓄積容量ＣｓＡを画素電極Ｂと走査線Ｇｎとの蓄積容量ＣｓＢよりも小さく形成する。これにより、同じ走査線電位を使用して、画素電位変動を補償することができる。尚、蓄積容量を介した補償駆動を利用しない場合、蓄積容量ＣｓＡを蓄積容量ＣｓＢよりも小さくすることにより、画素間の画素電位変動の差異を補償することができる。これは、実施の形態１において、画素Ａの全体の容量（Ｃｐｉｘ）が画素Ｂの全体の容量よりも小さくなるからである。
実施の形態４．

【００４０】
第３のＴＦＴ（Ｍ１３）は、そのソース／ドレイン電極が信号線Ｄｍと接続され、他方のソース／ドレイン電極が画素電極Ｂ１１に接続される。第３のＴＦＴ（Ｍ１３）のゲート電極は走査線Ｇｎ＋１に接続される。したがって、走査線Ｇｎ＋１が選択電位になっているときに、第３のＴＦＴ（Ｍ１３）がオンになり、信号線Ｄｍの電位が画素電極Ｂ１１に供給される。
第１９図は、本形態の画素構造を有する従来表示装置における、走査線電位と画素電位の変化を示すタイミング・チャートである。図における符号は第８図と同様であり、その説明を省略する。
画素電極Ａ１の電位Ｖ_ＰＡは、期間ｔ１の終了時点で、ほぼＶ_Ｄｍと同じ電位にある。又、画素電極Ｂ１の電位Ｖ_ＰＢも、ほぼＶ_Ｄｍと同じ電位にある。
しかし、期間ｔ１の後にＴＦＴのオン・オフに伴う電位変動が生じ、画素電極Ａ１の電位Ｖ_ＰＡは、ΔＶ_Ｐ１分降下する。走査線Ｇｎ＋２の電位Ｖｇ（ｎ＋２）の降下（ｔ１−ｔ２において）が、走査線Ｇｎ＋２と画素電極Ａ１との間の寄生容量を介して、画素電極Ａ１の電位Ｖ_ＰＡをΔＶ_Ｐ１分降下させる。走査線Ｇｎ＋２と画素電極Ａ１との間の寄生容量は、主にＴＦＴ（Ｍ１２）のゲート電極と画素電極Ａ１との間の寄生容量である。
さらに、走査線Ｇｎ＋１の電位Ｖｇ（ｎ＋１）の降下（ｔ２−ｔ３において）が、走査線Ｇｎ＋１と画素電極Ａ１との間の寄生容量を介して、電位Ｖ_ＰＡをΔＶ_Ｐ２分降下させる。走査線Ｇｎ＋１と画素電極Ａ１との間の寄生容量は、主に、ＴＦＴ（Ｍ１１）とＴＦＴ（Ｍ１２）とを介した容量である。本形態においては、電位変動ΔＶ_Ｐ１は電位変動ΔＶ_Ｐ２よりも大きい。これは、走査線Ｇｎ＋２と画素電極Ａ１との間の寄生容量が、走査線Ｇｎ＋１

【００４１】
と画素電極Ａ１との間の寄生容量よりも大きいからである。これは、ΔＶ_Ｐ２が２つのＴＦＴを介した寄生容量に依存するため、又、ＴＦＴ（Ｍ１２）の寄生容量がソース／ドレイン間の容量であるため、などの理由による。
画素電極Ｂ１の電位Ｖ_ＰＢは、期間ｔ２の終了時点で、ほぼＶ_Ｄｍと同じ電位にある。しかし、期間ｔ２の後にＴＦＴのオン・オフに伴う電位変動が生じ、画素電極Ｂ１の電位Ｖ_ＰＢは、ΔＶ_Ｐ３分降下する。走査線Ｇｎ＋１の電位Ｖｇ（ｎ＋１）の降下（ｔ２−ｔ３において）が、走査線Ｇｎ＋１と画素電極Ｂ１との間の寄生容量を介して、画素電極Ｂ１の電位Ｖ_ＰＢをΔＶ_Ｐ３分降下させる。走査線Ｇｎ＋１と画素電極Ｂ１との間の寄生容量は、主にＴＦＴ（Ｍ１３）のゲート電極と画素電極Ｂ１との間の寄生容量である。
ここで重要なことは、画素電極Ａ１の電位Ｖ_ＰＡと画素電極Ｂ１の電位Ｖ_ＰＢとの間において、画素選択のＴＦＴのオン・オフに伴う電位変動の程度が異なることである。本形態においては、画素電極Ｂ１の電位変動ΔＶ_Ｐ３が、画素電極Ａ１の電位変動（ΔＶ_Ｐ１＋ΔＶ_Ｐ２）よりも小さい。本形態の３つのＴＦＴは全て同じ大きさである。表示信号が通過するＴＦＴの特性は、同じであることが一般に好ましい。ＴＦＴ（Ｍ１３）と画素電極Ｂ１１との間の寄生容量は、ＴＦＴ（Ｍ１２）と画素電極Ａ１１との間の寄生容量と同じである。従って、査線電位が一定である場合、ΔＶ_Ｐ３はΔＶ_Ｐ１と同じ値になる。画素電極Ａ１１の電位変動（電位降下）は、ΔＶ_Ｐ２の分だけ、画素電極Ｂ１１の電位変動よりも大きい。
実施の形態１〜３において説明された技術を適用することで、この電位変動の差異を補償することができる。

【００４２】
実施の形態１に従い、ＶｇｈａをＶｇｈｂよりも小さい値に設定する。これにより、ΔＶ_Ｐ１がΔＶ_Ｐ３よりも小さくなるので、２つの画素電極電位変動の差異が小さくなる。（ΔＶ_Ｐ１＋ΔＶ_Ｐ２）とΔＶ_Ｐ３とをほぼ同じ値にすれば、２つの画素電極の画素電位変動をほぼ同じ値にすることができる。
あるいは、実施の形態２に従い、ＴＦＴ（Ｍ１３）とＴＦＴ（Ｍ１２）の大きさを異なるものとする。ＴＦＴ（Ｍ１３）をＴＦＴ（Ｍ１２）よりも大きくすることにより、ΔＶ_Ｐ３の大きさをΔＶ_Ｐ１の大きさよりも大きくすることができる。
画素電極と選択に使用される走査線との間に容量を追加することによって、電位変動の差異を補償することができる。画素Ｂに付加容量を追加することによって、画素電極Ｂ１１の画素電位変動を大きくすることができる。画素電極Ｂ１１と画素Ｂの選択に使用される走査線Ｇｎ＋１との間に形成される。第２０図は、画素電極Ｂ１１と走査線Ｇｎ＋１との間に形成された付加的容量（Ｃａ）、画素電極Ｄ１１と走査線Ｇｎ＋２との間に形成された付加的容量（Ｃａ）を示している。
付加容量は、画素電極を走査線Ｇｎ＋１の上に延設することによって形成することができる。あるいは、信号線層の形成において走査線Ｇｎ＋１にオーバラップする付加的導体を形成し、その付加的導体を画素電極Ｂ１１と接続することによって形成することができる。
例えば、ＴＮタイプであって、ボトム・ゲートのＴＦＴ構造を有するＬＣＤは、走査線層を下層として、画素電極層を上層として、有している。又、このＬＣＤの画素構造は、走査線線層と画素電極層との間に、信号線層（ソース／ドレイン層）を有しているとする。走査線線層の上にはゲート絶縁層などの絶縁層が形成される。画素電極を走査線の上に延設することによって、画素電極、走査線、絶縁層によって構成される

【００４３】
容量を形成することができる。あるいは、走査線と絶縁層を介して重なる導体部を信号線層で形成し、その導体部を画素電極と接続する。画素電極、信号線層導体部、絶縁層、及び走査線から構成される付加容量を形成することができる。
付加容量の形成は、画素構造に従って好適な構造が選択され、上記のものに限定されるものではない。重要なことは、画素電極とその画素の選択に使用される走査線との間に容量を追加することである。尚、蓄積容量と対比すれば、走査線と画素電極とによって蓄積容量を形成するＬＣＤでは、画素の選択に使用されない走査線と画素電極との間に蓄積容量が形成される。
実施の形態３において説明された技術により、本形態の電位変動の差異を補償することができる。実施の形態３におけるＶｌｏｗ２の値をＶｌｏｗ３値よりも低い値に設定する。Ｖｌｏｗ２が最も低い非選択電位であり、Ｖｌｏｗ１が最も大きい非選択電位であり、Ｖｌｏｗ３がＶｌｏｗ１とＶｌｏｗ２の間の値である。
画素電極Ａ１１の画素電位上昇は（Ｖｌｏｗ１−Ｖｌｏｗ２）に基づいて決定され、画素電極Ｂ１１の画素電位上昇は（Ｖｌｏｗ１−Ｖｌｏｗ３）に基づいて決定される。本実施の形態においては、画素電極Ａ１１の電位降下（ΔＶ_Ｐ１＋ΔＶ_Ｐ２）が画素電極Ｂ１１の電位降下（ΔＶ_Ｐ３）よりも大きい。（Ｖｌｏｗ１−Ｖｌｏｗ２）が（Ｖｌｏｗ１−Ｖｌｏｗ３）よりも大きいので、適切な３つの非選択電位を設定することにより、画素電極Ａ１１とＢ１１との間の画素電位変動の差異を減少させ、２つの電位変動量をほぼ同じにすることが可能となる。
又、蓄積容量の大きさを画素Ａと画素Ｂにおいて異なる値に設定する

Claims (27)

1. 複数の画素電極に画像表示のための表示信号を伝送する信号線と、
   前記信号線から、１走査周期の間に、順次、表示信号をそれぞれ与えられる、第１及び第２の画素電極と、を有する表示装置であって、
   前記第１の画素電極は、第１のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）回路を介して、一つもしくは複数の走査線から構成される第１の走査線群に接続され、
   前記第２の画素電極は、前記第１のＴＦＴ回路とは異なる第２のＴＦＴ回路を介して、一つもしくは複数の走査線から構成される第２の走査線群に接続され、
   前記第１の画素電極に第１の表示信号が与えられるとき、前記第１の走査線群に、ドライバ回路は第１の走査信号を出力し、
   前記第２の画素電極に第２の表示信号が与えられるとき、前記第２の走査線群に、ドライバ回路は第２の走査信号を出力し、
   前記第１の走査信号と前記第２の走査信号とは、異なる電位を有している、
   表示装置。
2. 前記第１のＴＦＴ回路は、そのソース／ドレイン電極が前記第１の画素電極に接続された第１のＴＦＴと、前記第１のＴＦＴのゲート電極にそのソース／ドレイン電極が接続された第２のＴＦＴと、を有し、
   前記第２のＴＦＴ回路は、そのソース／ドレイン電極が前記第２の画素電極に接続され、そのゲート電極が前記第２の走査線群に含まれる第２の走査線に接続された第３のＴＦＴを有し、
   前記第１の走査信号を出力するにおいて、前記第１の走査線群に含まれる第１走査線に出力された第１の走査線電位は、前記第２のＴＦＴを介して前記第１のＴＦＴのゲート電極に与えられ、
   前記第２の走査信号を出力するにおいて、前記第２の走査線に第２の走査線電位が出力され、
   前記出力された第１の走査線電位は、前記出力された第２の走査線電位よりも大きい、
   請求の範囲第１項に記載の表示装置。
3. 前記第１のＴＦＴのソース／ドレイン電極は前記信号線に接続され、
   前記第２のＴＦＴのソース／ドレイン電極は前記第１の走査線に接続され、前記第２のＴＦＴのゲート電極は前記第１の走査線群に含まれる他の走査線に接続され、
   前記第３のＴＦＴのソース／ドレイン電極は前記信号線に接続されている、
   請求の範囲第２項に記載の表示装置。
4. 前記第１のＴＦＴ回路は、そのソース／ドレイン電極が前記第１の画素電極へ接続され、そのゲート電極は前記第１の走査線群に含まれる第１の走査線に接続された、第１のＴＦＴを有し、
   前記第２のＴＦＴ回路は、そのソース／ドレイン電極は前記第２の画素電極に接続され、そのゲート電極は前記第２の走査線群に含まれる第２の走査線に接続された、第２のＴＦＴを有し、
   前記第１の画素電極へ表示信号が与えられた後に、前記第２の画素電極に表示信号が与えられ、
   前記第１の走査線に出力される走査線電位は、前記第２の走査線に出力される走査線電位よりも小さい、
   請求の範囲第１項に記載の表示装置。
5. 前記第１の走査信号と前記第２の走査信号とは、走査線電位変動による、前記第１の画素電極が有する画素電位の変動量と前記第２の画素電極が有する画素電位の変動量との間の差異を小さくするように、異なる電位を有している、請求の範囲第１項に記載の表示装置。
6. 前記第１のＴＦＴ回路は、さらに、第３のＴＦＴを有し、
   前記第３のＴＦＴのソース／ドレイン電極のそれぞれは、前記信号線と前記第１のＴＦＴのソース／ドレイン電極とに接続され、
   前記第３のＴＦＴのゲート電極は、前記第１の走査線群に含まれる第３の走査線に接続され、
   前記第２の走査線と前記第３の走査線は、共通の走査線である、
   請求の範囲第４項に記載の表示装置。
7. 前記第１のＴＦＴ回路は、第１及び第２のＴＦＴを有し、
   前記第２のＴＦＴ回路は、第３のＴＦＴを有し、
   前記第１の走査線群は、第１及び第２の走査線によって構成され、
   前記第２の走査線群は、前記第２の走査線によって構成され、
   前記第１及び第２の走査線が選択状態であることによって前記第１の画素電極へ表示信号が与えら、
   前記第１の走査線が非選択状態であり前記第２の走査線が選択状態であることによって前記第２の画素電極に表示信号が与えられる、
   請求の範囲第１項に記載の表示装置。
8. スイッチング素子を有する複数の画素がマトリックス状に配置され、複数の走査線によって前記複数の画素のスイッチング素子のＯＮ／ＯＦＦが制御されるアクティブ・マトリックス・タイプの表示装置に使用される走査線用ドライバ回路であって、前記ドライバ回路は、
   複数の走査電位出力端子と、
   前記複数の走査電位出力端子のそれぞれに選択電位を供給する選択電位供給回路と、
   を有し、
   前記選択電位供給回路は、少なくとも一つの前記走査電位出力端子に、第１の選択電位と第２の選択電位を順次供給する、
   走査線用ドライバ回路。
9. 前記選択電位供給回路は、前記第１の選択電位に対応する電位を供給する第１選択電位供給線と、前記第２の選択電位に対応する電位を供給する第２選択電位供給線と、前記第１もしくは第２の選択電位供給線の一方を選択して前記一つの走査電位出力端子に回路的に接続する選択回路と、を有する、請求の範囲第８項に記載の走査線用ドライバ回路。
10. 複数の画素電極に画像表示のための表示信号を伝送する信号線と、
    前記信号線から、１走査周期の間に、順次、表示信号をそれぞれ与えられる、第１及び第２の画素電極と、を有する表示装置であって、
    前記第１の画素電極は、第１のＴＦＴ回路を介して、一つもしくは複数の走査線から構成される第１の走査線群に接続され、
    前記第２の画素電極は、前記第１のＴＦＴ回路とは異なる第２のＴＦＴ回路を介して、一つもしくは複数の走査線から構成される第２の走査線群に接続され、
    前記第１の画素電極に第１の表示信号が与えられるとき、前記第１の走査線群に、ドライバ回路は第１の走査信号を出力し、
    前記第２の画素電極に第２の表示信号が与えられるとき、前記第２の走査線群に、ドライバ回路は第２の走査信号を出力し、
    前記第１のＴＦＴ回路に含まれる少なくとも一つのＴＦＴの大きさは、前記第２のＴＦＴ回路に含まれる少なくとも一つのＴＦＴの大きさと異なるものである、
    表示装置。
11. 前記第１のＴＦＴ回路は、そのソース／ドレイン電極が前記第１の画素電極に接続された第１のＴＦＴと、前記第１のＴＦＴのゲート電極にそのソース／ドレイン電極が接続された第２のＴＦＴと、を有し、
    前記第２のＴＦＴ回路は、そのソース／ドレイン電極が前記第２の画素電極に接続され、そのゲート電極が前記第２の走査線群に含まれる第２の走査線に接続された第３のＴＦＴを有し、
    前記第１の走査信号を出力するにおいて、前記第１の走査線群に含まれる第１走査線に出力された第１の走査線電位は、前記第２のＴＦＴを介して前記第１のＴＦＴのゲート電極に与えられ、
    前記第２の走査信号を出力するにおいて、前記第２の走査線に第２の走査線電位が出力され、
    前記第１のＴＦＴは前記第３のＴＦＴよりも大きい、
    請求の範囲第１０項に記載の表示装置。
12. 前記第２のＴＦＴは前記前記第３のＴＦＴよりも小さい、
    請求の範囲第１１項に記載の表示装置。
13. 走査線電位変動による、前記第１の画素電極が有する画素電位の変動量と前記第２の画素電極が有する画素電位の変動量との間の差異を小さくするように、前記第１のＴＦＴ回路に含まれる少なくとも一つのＴＦＴの大きさは前記第２のＴＦＴ回路に含まれる少なくとも一つのＴＦＴの大きさと異なるものである、請求の範囲第１０項に記載の表示装置。
14. 前記第１のＴＦＴ回路は、そのソース／ドレイン電極が前記第１の画素電極へ接続され、そのゲート電極は前記第１の走査線群に含まれる第１の走査線に接続された、第１のＴＦＴを有し、
    前記第２のＴＦＴ回路は、そのソース／ドレイン電極は前記第２の画素電極に接続され、そのゲート電極は前記第２の走査線群に含まれる第２の走査線に接続された、第２のＴＦＴを有し、
    前記第１の走査線群と第２の走査線群とは共通の走査線を有し、前記第１の画素電極へ表示信号が与えられた後に前記第２の画素電極に表示信号が与えられ、
    前記第２のＴＦＴは前記第１のＴＦＴよりも大きい、
    請求の範囲第１０項に記載の表示装置。
15. 前記第１のＴＦＴ回路は、前記第１の画素電極に接続された第１及のＴＦＴと、前記第１のＴＦＴに接続された第２のＴＦＴとを有し、
    前記第２のＴＦＴ回路は、第３のＴＦＴを有し、
    前記第１の走査線群は、第１及び第２の走査線によって構成され、
    前記第２の走査線群は、前記第２の走査線によって構成され、
    前記第１及び第２の走査線が選択状態であることによって前記第１の画素電極へ表示信号が与えら、
    前記第１の走査線が非選択状態であり前記第２の走査線が選択状態であることによって前記第２の画素電極に表示信号が与えられ、
    前記第３のＴＦＴは前記第１のＴＦＴよりも大きい、
    請求の範囲第１０項に記載の表示装置。
16. 複数の画素電極に画像表示のための表示信号を伝送する信号線と、
    前記信号線から、１走査周期の間に、順次、表示信号をそれぞれ与えられる、第１及び第２の画素電極と、を有する表示装置であって、
    前記第１の画素電極は、第１のＴＦＴ回路を介して、一つもしくは複数の走査線から構成される第１の走査線群に接続され、
    前記第２の画素電極は、前記第１のＴＦＴ回路と異なる第２のＴＦＴ回路を介して、一つもしくは複数の走査線から構成される第２の走査線群に接続され、
    前記第１の画素電極に第１の表示信号が与えられるとき、前記第１の走査線群に、ドライバ回路は第１の走査信号を出力し、
    前記第２の画素電極に第２の表示信号が与えられるとき、前記第２の走査線群に、ドライバ回路は第２の走査信号を出力し、
    前記第１の画素電極と前記第１の走査線群に含まれる一つの走査線との間に、前記第２の画素電極と前記第２の走査線群に含まれる走査線との間には形成されていない付加的容量が形成されている、
    表示装置。
17. 前記第１のＴＦＴ回路は、そのソース／ドレイン電極が前記第１の画素電極に接続された第１のＴＦＴと、前記第１のＴＦＴのゲート電極にそのソース／ドレイン電極が接続された第２のＴＦＴと、を有し、
    前記第２のＴＦＴ回路は、そのソース／ドレイン電極が前記第２の画素電極に接続され、そのゲート電極が前記第２の走査線群に含まれる第２の走査線に接続された第３のＴＦＴを有し、
    前記第１の走査信号を出力するにおいて、前記第１の走査線群に含まれる第１走査線に出力された第１の走査線電位は、前記第２のＴＦＴを介して前記第１のＴＦＴのゲート電極に与えられ、
    前記第２の走査信号を出力するにおいて、前記第２の走査線に第２の走査線電位が出力される、
    請求の範囲第１６項に記載の表示装置。
18. 走査線電位変動による、前記第１の画素電極が有する画素電位の変動量と前記第２の画素電極が有する画素電位の変動量との間の差異を小さくするように、前記第１の画素電極と前記第１の走査線群に含まれる走査線との間に、付加的容量が形成されている、請求の範囲第１６項に記載の表示装置。
19. 前記第１のＴＦＴ回路は、そのソース／ドレイン電極が前記第１の画素電極へ接続され、そのゲート電極は前記第１の走査線群に含まれる第１の走査線に接続された、第１のＴＦＴを有し、
    前記第２のＴＦＴ回路は、そのソース／ドレイン電極は前記第２の画素電極に接続され、そのゲート電極は前記第２の走査線群に含まれる第２の走査線に接続された、第２のＴＦＴを有し、
    前記第１の走査線群と第２の走査線群とは共通の走査線を有し、前記第２の画素電極へ表示信号が与えられた後に前記第１の画素電極に表示信号が与えられる、
    請求の範囲第１６項に記載の表示装置。
20. 前記付加的容量は、前記第１の画素電極の一部もしくは前記第１の画素電極と接続された導体部が、前記一つの走査線と絶縁層を介して重なることによって形成されている、請求の範囲第１６項、第１７項、第１８項又は第１９項に記載の表示装置。
21. 複数の画素電極に画像表示のための表示信号を伝送する信号線と、
    前記信号線から、１走査周期の間に、順次、表示信号をそれぞれ与えられる、第１及び第２の画素電極と、を有する表示装置であって、
    前記第１の画素電極は、第１のＴＦＴ回路を介して、一つもしくは複数の走査線から構成される第１の走査線群に接続され、
    前記第２の画素電極は、前記第１のＴＦＴ回路と異なる第２のＴＦＴ回路を介して、一つもしくは複数の走査線から構成される第２の走査線群に接続され、
    前記第１の画素電極に第１の表示信号が与えられるとき、前記第１の走査線群に、ドライバ回路は第１の走査信号を出力し、
    前記第２の画素電極に第２の表示信号が与えられるとき、前記第２の走査線群に、ドライバ回路は第２の走査信号を出力し、
    前記第１の画素電極は、第１の蓄積容量の一つの電極として作用し、前記第２の画素電極は、第２の蓄積容量の一つの電極として作用し、前記第１の蓄積容量は前記第２の蓄積容量よりも小さい、表示装置。
22. 複数の画素電極に画像表示のための表示信号を伝送する信号線と、
    前記信号線から、１走査周期の間に、順次、表示信号をそれぞれ与えられる、第１及び第２の画素電極と、を有する表示装置であって、
    前記第１の画素電極は、第１のＴＦＴ回路を介して、一つもしくは複数の走査線から構成される第１の走査線群に接続され、
    前記第２の画素電極は、前記第１のＴＦＴ回路とは異なる第２のＴＦＴ回路を介して、一つもしくは複数の走査線から構成される第２の走査線群に接続され、
    前記第１の画素電極に第１の表示信号が与えられるとき、前記第１の走査線群に、ドライバ回路は第１の走査信号を出力し、
    前記第２の画素電極に第２の表示信号が与えられるとき、前記第２の走査線群に、ドライバ回路は第２の走査信号を出力し、
    前記第１及び第２の画素電極は、ｎ番目の走査線とｎ＋１番目の走査線の間に形成され、前記ｎ番目の走査線と前記第１及び第２の画素電極との間には蓄積容量が形成されており、
    前記第１の走査線群と第２の走査線群は、前記ｎ番目以降の走査線によって構成されており、
    前記第１の画素電極へ表示電位が与えられている第１の期間の前記ｎ番目の走査線の走査線電位の値と、前記第２の画素電極に表示信号が与えられている第２の期間の前記ｎ番目の走査線の走査線電位の値とは、異なるものである、
    表示装置。
23. 前記第１のＴＦＴ回路は、そのソース／ドレイン電極が前記第１の画素電極に接続された第１のＴＦＴと、前記第１のＴＦＴのゲート電極にそのソース／ドレイン電極が接続された第２のＴＦＴと、を有し、
    前記第２のＴＦＴ回路は、そのソース／ドレイン電極が前記第２の画素電極に接続され、そのゲート電極が前記第２の走査線群に含まれる第２の走査線に接続された第３のＴＦＴを有し、
    前記第１の走査信号を出力するにおいて、前記第１の走査線群に含まれる第１走査線に出力された第１の走査線電位は、前記第２のＴＦＴを介して前記第１のＴＦＴのゲート電極に与えられ、
    前記第２の走査信号を出力するにおいて、前記第２の走査線に第２の走査線電位が出力され、
    前記第１の期間における前記ｎ番目の走査線の走査線電位は、前記第２の期間における走査線電位よりも大きい、
    請求の範囲第２２項に記載の表示装置。
24. 前記第１のＴＦＴのソース／ドレイン電極は前記信号線に接続され、
    前記第２のＴＦＴのソース／ドレイン電極は前記第１の走査線に接続され、前記第２のＴＦＴのゲート電極は前記第１の走査線群に含まれる他の走査線に接続され、
    前記第３のＴＦＴのソース／ドレイン電極は前記信号線に接続されている、
    請求の範囲第２３項に記載の表示装置。
25. 走査線電位変動による、前記第１の画素電極が有する画素電位の変動量と前記第２の画素電極が有する画素電位の変動量との間の差異を小さくするように、前記第１の画素電極のへ表示電位が与えられている第１の期間と、前記第２の画素電極に表示信号が与えられている第２の期間との間において、前記ｎ番目の走査線の走査線電位の値を異なるものである、請求の範囲第２２項に記載の表示装置。
26. 前記第１のＴＦＴ回路は、そのソース／ドレイン電極が前記第１の画素電極へ接続され、そのゲート電極は前記第１の走査線群に含まれる第１の走査線に接続された、第１のＴＦＴを有し、
    前記第２のＴＦＴ回路は、そのソース／ドレイン電極は前記第２の画素電極に接続され、そのゲート電極は前記第２の走査線群に含まれる第２の走査線に接続された、第２のＴＦＴを有し、
    前記第１の画素電極へ表示信号が与えられた後に、前記第２の画素電極に表示信号が与えられ、
    前記第１の期間における前記ｎ番目の走査線の走査線電位は、前記第２の期間における走査線電位よりも小さい、
    請求の範囲第２２項に記載の表示装置。
27. 前記第１のＴＦＴ回路は、さらに、第３のＴＦＴを有し、
    前記第３のＴＦＴ回路のソース／ドレイン電極のそれぞれは、前記信号線と前記第１のＴＦＴのソース／ドレイン電極とに接続され、
    前記第３のＴＦＴ回路のゲート電極は、前記第１の走査線群に含まれる第３の走査線に接続され、
    前記第２の走査線と前記第３の走査線は、同じ走査線である、
    請求の範囲第２６項に記載の表示装置。

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