JPWO2002063681A1 - The semiconductor integrated circuit device and manufacturing method thereof - Google Patents

The semiconductor integrated circuit device and manufacturing method thereof

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JPWO2002063681A1
JPWO2002063681A1 JP2002563527A JP2002563527A JPWO2002063681A1 JP WO2002063681 A1 JPWO2002063681 A1 JP WO2002063681A1 JP 2002563527 A JP2002563527 A JP 2002563527A JP 2002563527 A JP2002563527 A JP 2002563527A JP WO2002063681 A1 JPWO2002063681 A1 JP WO2002063681A1
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JP
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Application
Patent type
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Pending
Application number
JP2002563527A
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Japanese (ja)
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片桐 光昭
光昭 片桐
優之 白井
優之 白井
西 邦彦
邦彦 西
健博 大西
健博 大西
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株式会社ルネサステクノロジ
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Abstract

再配線の形成が完了した半導体ウエハを一旦保管しておき、品種が確定した後、品種毎に異なるパターンでバンプ・ランド(再配線の一端)上に半田バンプを形成することによって、品種に応じた機能または特性を選択し、その後、半導体ウエハを切断して複数個の半導体チップに個片化することにより、ウエハレベルCSPを得る。 Leave once store a semiconductor wafer formed of rewiring is completed, after the varieties is confirmed, by forming a solder bump on the bump land in a different pattern for each variety (one end of the rewiring), depending on the breed It was selected function or characteristic, then, by singulated into a plurality of semiconductor chips by cutting the semiconductor wafer to obtain a wafer level CSP.

Description

技術分野本発明は、半導体集積回路装置およびその製造方法に関し、ウエハプロセスを応用して形成したCSP(chip size package)、すなわちウエハ状態でパッケージング工程を完了する方式である、いわゆるウエハレベルCSP(WL−CSP)あるいはウエハプロセスパッケージ(Wafer Process Package)に適用して有効な技術に関する。 TECHNICAL FIELD The present invention relates to a semiconductor integrated circuit device and a manufacturing method thereof, CSP formed by applying a wafer process (chip size package), i.e. a complete system packaging process in a wafer state, a so-called wafer level CSP ( applied to WL-CSP) or a wafer process package (wafer process package) technique effectively.
背景技術アセンブリ工程であるパッケージングプロセスを主にフォトリソグラフィを用いるウエハプロセスと一体化し、ウエハ状態でパッケージング工程を完了する方式、いわゆるウエハレベル(Wafer Level)CSPと呼ばれる技術は、ウエハプロセスを応用してパッケージングプロセスを処理するため、ウエハから切断したチップ毎にパッケージングプロセスで処理する従来方法に比べて工程数を大幅に低減することができるという利点がある。 The packaging process is the background art assembly process primarily integrated with the wafer process using photolithography, complete system packaging process in a wafer state, a technique so-called wafer level (Wafer Level) CSP is applied wafer process to process the packaging process and there is the advantage that it is possible to greatly reduce the number of steps than for each chip cut from a wafer in a conventional method of processing the packaging process. ウエハレベルCSPは、ウエハプロセス・パッケージ(Wafer Process Package;WPP)とも呼ばれる。 Wafer level CSP is a wafer process package; also referred to as (Wafer Process Package WPP).
また、上記ウエハレベルCSPは、例えば絶縁テープ上に銅(Cu)配線を形成したテープ状配線を半導体チップの主面に貼り付けた構造のCSPと比較した場合、ボンディングパッドのピッチを半田バンプのピッチに変換するインターポーザと呼ばれるCSP内部の配線層(テープ状配線)を、ウエハ上に形成した再配線層によって代用できるため、上記した工程数の低減と相俟って、CSPの製造コストを低減することができるものと期待されている。 Further, the wafer level CSP, for example when compared with the CSP structure pasted tape-shaped wires formed of copper (Cu) wiring on the insulating tape on the main surface of the semiconductor chip, the pitch of the bonding pads solder bumps wiring layer inside CSP called interposer for converting the pitch (tape-like wires), it is possible to substitute the rewiring layer formed on the wafer, I reduced coupled with the number of steps described above, reduce the manufacturing cost of CSP it is expected to be able to.
ウエハレベルCSPについては、例えば株式会社技術調査会発行(2000年5月28日発行)の「エレクトロニクス実装技術:2000臨時増刊号」81頁〜113頁や、国際公開公報WO/23696号などに記載がある。 For a wafer level CSP, for example the issue Corporation Technology Research Association (issued May 28, 2000) "Electronics Packaging Technology: 2000 extra edition No." 81 pages and pages to 113, such as described in International Publication No. WO / No. 23696 there is.
従来の、ウエハから切断したチップ毎にパッケージングプロセス(後工程)を処理する方法では顧客からの要求に速やかに対応するため、例えばDRAM(Dynamic Random Access Memory)などのメモリLSIでは、ボンディングオプションによって、ワード構成やビット構成といった動作モードの変更(品種切替え)を行っていた。 Conventional, for quickly corresponding to the request from the customer for each chip cut from a wafer in a method of treating a packaging process (post-process), for example, in the memory LSI such as DRAM (Dynamic Random Access Memory), by bonding option , change of the operation mode such as word structure and bit configuration (the type switching) has been performed. このような、個別チップに分割後電気特性の変更いわゆるボンディングオプションを行う技術としては、特開平11−40563号公報や特開平7−161761号公報に記載がある。 Such as the technique for changing the so-called bonding option after dividing the electrical characteristics into individual chips is described in JP-A-11-40563 and JP 7-161761.
上記公報のうち、特開平11−40563号公報には、(1)ボンディングワイヤまたはテープリードあるいは外部接続ボールが接続されるボンディングパッド(半導体チップに設けられた半導体素子電極)に異なる電気特性を有する2本の配線を接続形成しておき、要求される電気特性に応じてどちらかの配線をレーザーにより切断する方法、(2)半導体チップに設けられた半導体素子電極(ボンディングパッド)と半導体パッケージの電極部との接続を行うボンディングワイヤの結線を変える方法、(3)CSPにおいて半導体チップの電極(ボンディングパッド)に接続される外部接続ボールの配置位置を変える方法などが開示されている。 Of the above publications, JP-A-11-40563, having different electrical properties (1) a bonding wire or a tape read or external connection ball (semiconductor element electrode provided on the semiconductor chip) bonding pads connected be tied form two lines, a method of cutting by laser either wiring according to the electric characteristics required, the semiconductor package and (2) a semiconductor element electrode provided on the semiconductor chip (bonding pads) method of changing the bonding wire connections of performing connection between the electrode portion, (3) a method of changing the arrangement position of the external connection balls connected to the semiconductor chip electrodes (bonding pads) are disclosed in CSP.
また、特開平7−161761号公報には、半導体素子表面のボンディングパッドと複数のリードとをボンディングワイヤによって接続する半導体装置において、同一機能の複数のボンディングパッドが一列に並んだパッド群を機能毎に半導体素子中央部に複数列形成しておき、ボンディングワイヤが接続されるボンディングパッドを変えることにより品種に応じてリードとボンディングパッドとの接続関係を変更する方法が記載されている。 JP-A-7-161761, the semiconductor device for connecting the bonding pads and a plurality of leads of the semiconductor device surface by a bonding wire, each function a plurality of bonding pads aligned pads in one row of the same function discloses a plurality of rows formed; then, how to change the connection relationship between the lead and the bonding pad in response to breed by changing the bonding pads to which the bonding wires are connected to the semiconductor element central portion.
発明の開示一方、ウエハレベルCSPは、品種確定後にウエハプロセスに着手し、ウエハプロセスで外部接続端子(半田バンプ)の形成までを行うものであるため、従来のように、ウエハをチップに分割した後には動作モードの変更を行うことができない。 DISCLOSURE OF THE INVENTION On the other hand, wafer level CSP is embarked on a wafer process after varieties determined, since is performed up to the formation of the external connection terminals (solder bumps) in a wafer process, as in the prior art, by dividing a wafer into chips it is not possible to change the mode of operation after. 従って、受注から納品までの開発期間が長期化してしまうという問題がある。 Therefore, there is a problem that the development time from order to delivery will be prolonged. また、開発期間を短縮するために、品種毎の受注量を見込んでウエハプロセスに着手した場合は、不要な在庫を抱えることによる製造コストの増大が不可避となる。 Further, in order to shorten the development time, if you undertake a wafer process in anticipation of orders of each type, the increase in manufacturing cost due to suffer unnecessary inventory becomes inevitable.
また、CSPなどのパッケージは、特定の機能を有する端子の配置をユーザーオプションによって変更しなければならないことがあるが、ウエハレベルCSPの場合は、ウエハをチップに分割した後にピン配置の変更を行うことができない。 Also, packages such as CSP, although it may be necessary to change the arrangement of the terminals having a specific function by a user option, in the case of wafer level CSP, to change the pinout after dividing the wafer into chips it can not be.
本発明の目的は、ウエハレベルCSPの開発期間を短縮する技術を提供することにある。 An object of the present invention is to provide a technique for shortening the development time of wafer level CSP.
本発明の他の目的は、ウエハレベルCSPの製造コストを低減する技術を提供することにある。 Another object of the present invention is to provide a technique for reducing the cost of manufacturing a wafer level CSP.
本発明の他の目的は、見込み生産により抱える在庫を低減することのできる技術を提供することにある。 Another object of the present invention is to provide a technique capable of reducing the stock facing the forecast production.
本発明の他の目的は、ウエハ単位で品種切替えのできる技術を提供することにある。 Another object of the present invention is to provide a technique capable of switching varieties wafer units.
本発明の他の目的は、ウエハレベルCSPの特性または機能を簡単に切り換えることのできる技術を提供することにある。 Another object of the present invention is to provide a technique capable of switching the characteristics or function of wafer level CSP easily.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。 Among the inventions disclosed in this application will be briefly described typical ones are as follows.
本発明の半導体集積回路装置は、主面を有する半導体基板と、前記主面に形成され、複数の機能または複数の特性を有する集積回路を構成する回路素子と、前記主面上に形成され、前記回路素子に接続される電極と、前記電極と同じ層に形成され、前記回路素子と前記電極とを接続する第1の配線と、前記第1の配線上および前記回路素子上を覆い、かつ前記電極を露出するように形成された絶縁層と、前記絶縁層上に形成され、前記第1の配線とは異なる層からなる第2の配線と、前記絶縁層上に設けられ、前記第2の配線に電気的に接続された外部接続端子とを有し、前記第2の配線と前記外部接続端子との接続状態によって、前記集積回路の複数の機能の一つまたは複数の特性の一つが選択されているものである。 The semiconductor integrated circuit device of the present invention includes a semiconductor substrate having a main surface, is formed on the main surface, and circuit elements constituting the integrated circuit having a plurality of functions or properties, is formed on the main surface, an electrode connected to the circuit element, is formed in the same layer as the electrode, first and wiring connected to said circuit element and said electrodes, covering the first on the wiring and the circuit element above and and an insulating layer formed so as to expose the electrode, are formed on the insulating layer, and the first second wiring made layer different from the wiring, is provided on the insulating layer, the second and an external connection terminal electrically connected to the wiring, the connection between the second wiring and the external connection terminal, one of the one or more characteristics of a plurality of functions of said integrated circuit it is one that has been selected.
本発明の半導体集積回路装置の製造方法は、以下の工程を有している。 The method of manufacturing a semiconductor integrated circuit device of the present invention has the following steps.
(a)半導体ウエハの主面の複数のチップ領域に、複数の機能または複数の特性を有する集積回路を構成する回路素子を形成する工程、 (A) a plurality of chip regions on the main surface of the semiconductor wafer to form a circuit element constituting an integrated circuit having a plurality of functions or properties,
(b)前記回路素子の上部に、前記回路素子に接続される電極と、前記電極と同じ層に形成され、前記回路素子と前記電極とを接続する第1の配線を形成する工程、 (B) on top of the circuit element, and the electrode connected to the circuit element, is formed in the same layer as the electrode, forming a first line which connects the said circuit element electrodes,
(c)前記第1の配線上および前記回路素子上を覆い、かつ前記電極を露出する絶縁層を形成する工程、 (C) the first covering the upper and on said circuit element wiring, and forming an insulating layer that exposes the electrode,
(d)前記絶縁層上に、その一端が前記電極に電気的に接続される第2の配線を形成する工程、 (D) on said insulating layer, forming a second wiring having one end electrically connected to said electrode,
(e)前記第2の配線のうち、所定の配線に外部接続端子を接続することによって、前記複数の機能の一つまたは複数の特性の一つを選択する工程、 (E) of said second wiring, by connecting the external connection terminal to the predetermined wiring, a step of selecting one of the one or more characteristics of said plurality of functions,
(f)前記半導体ウエハを前記複数のチップ領域毎に分割して複数の半導体チップを形成する工程。 (F) by dividing the semiconductor wafer for each of the plurality of chip regions forming a plurality of semiconductor chips.
発明を実施するための最良の形態以下、本発明の実施形態を図面に基づいて詳細に説明する。 DETAILED DESCRIPTION OF THE EMBODIMENTS be described in detail with reference to embodiments of the present invention with reference to the drawings. なお、実施形態を説明するための全図において、同一の機能を有するものには同一の符号を付し、その繰り返しの説明は省略する。 In all the drawings for explaining the embodiments, like reference numerals denote components having the same functions, and description thereof is not repeated.
(実施の形態1) (Embodiment 1)
図1は、本実施の形態1の半導体集積回路装置であるウエハプロセスを応用して形成したCSP、すなわちウエハ状態でパッケージング工程を完了する方式である、いわゆるウエハレベルCSP(以下、WL−CSPと呼ぶ)の完成状態を示す斜視図、図2は、WL−CSPの再配線(再配線層)およびボンディングパッドを示す斜視図、図3は、WL−CSPの要部拡大平面図、図4は、図3のA−A線に沿った断面図である。 1, CSP formed by applying a wafer process which is a semiconductor integrated circuit device of the first embodiment, that is, complete system packaging process in a wafer state, a so-called wafer level CSP (hereinafter, WL-CSP perspective view showing a completed state of the called), FIG. 2, WL-CSP redistribution (redistribution layer) and a perspective view showing a bonding pad, FIG 3 is a fragmentary enlarged plan view of the WL-CSP, 4 is a cross-sectional view taken along line a-a of FIG.
図1〜図4に示す本実施の形態1のWL−CSPは、例えば長辺=8.7mm、短辺=5.7mm、厚さ725μm程度の外形寸法を有する単結晶シリコンからなる半導体チップ(以下、チップという)1Bの主面上に、複数の半田バンプ14とこれら複数の半田バンプ14間を絶縁する最上層保護膜12とを有するものである。 WL-CSP of FIGS. 4 shows the first embodiment, for example long sides = 8.7 mm, a short side = 5.7 mm, a semiconductor chip made of single crystal silicon having the outer dimensions of the thickness of about 725 .mu.m ( hereinafter, on the main surface of the chip called) 1B, those having an uppermost protection film 12 for insulating between the plurality of solder bumps 14 and the plurality of solder bumps 14. また、図示はしないが、チップ1Bの主面にはDRAM(Dynamic Random Access Memory)が形成されている。 Although not shown, DRAM (Dynamic Random Access Memory) is formed on the main surface of the chip 1B.
チップ1Bの主面の中央部には、最上層配線4の一部によって構成された複数のボンディングパッドBPが4列に配置されている。 At the center of the main surface of the chip 1B, a plurality of bonding pads BP constituted by a portion of the uppermost wiring 4 are arranged in four rows. 最上層配線4の上部は、ボンディングパッドBPの上部を除き、表面保護(パッシベーション)膜3で覆われている。 The top of the uppermost wiring 4, except the top of the bonding pads BP, is covered with the surface protective (passivation) film 3. また、表面保護膜3の上部には、有機パッシベーション膜である感光性ポリイミド樹脂膜5を介して再配線2が形成されている。 Further, the upper portion of the surface protective film 3, via a photosensitive polyimide resin film 5 rewiring 2 is formed an organic passivation film. さらに、再配線2の上部は、その一端部であるバンプ・ランド2Aの上部を除き、最上層保護膜12で覆われている。 Furthermore, rewiring second upper, except for the top of the bump land 2A is its one end is covered with a top layer protective film 12.
再配線2の他端部は、前記感光性ポリイミド樹脂膜5に形成された開孔6を通じてボンディングパッドBPに電気的に接続されている。 The other end portion of the rewiring 2 is electrically connected to the bonding pads BP through opening 6 formed in said photosensitive polyimide resin film 5. また、再配線2の一端部であるバンプ・ランド2Aの上部には、WL−CSPの外部接続端子を構成する半田バンプ14が形成されている。 Also, the top of bump lands 2A which is one end portion of the rewiring 2, the solder bump 14 constituting the external connection terminal of the WL-CSP is formed. 後述するように、これらの外部接続端子(半田バンプ14)の一部は、品種毎に異なるレイアウトで配置されている。 As described below, some of these external connection terminals (solder bumps 14) are arranged in a different layout for each cultivar.
次に、上記のように構成されたWL−CSPの製造方法を図5〜図24を用いて工程順に説明する。 Next, will be described in the order of steps with reference to FIGS. 5 to 24 configured WL-CSP method of manufacturing as described above.
図5に示す製造フロー図からも分かるように、本実施の形態1の製造方法は、再配線2の形成が完了した半導体ウエハを一旦保管(ストック)しておき、品種が確定した後、品種毎に異なるレイアウトでバンプ・ランド2A上に半田バンプ14を形成し、その後、半導体ウエハを切断して複数個のチップ1Bに個片化することにより、図1から図4に示されるWL−CSPを形成する方法である。 As can be seen from the manufacturing flow chart shown in FIG. 5, the manufacturing method of the present embodiment 1 is temporarily store the semiconductor wafer forming the rewiring 2 has been completed (stock); then, after varieties has been established, varieties the solder bump 14 is formed on the bump lands 2A in different layouts for each, followed by singulation into a plurality of chip 1B by cutting the semiconductor wafer, WL-CSP shown in FIGS. 1-4 it is a method of forming a. 以下、この製造方法を図5の製造フローに沿って詳細に説明する。 It will be described in detail with the production method for the production flow of FIG.
まず、図6〜図8に示すような単結晶シリコンからなる半導体ウエハ(以下、ウエハという)1を用意する。 First, FIGS. 6 to a semiconductor wafer made of single crystal silicon, as shown in 8 (hereinafter, referred to as a wafer) is prepared 1. ここで図6は、ウエハ1の全体平面図、図7は、ウエハ1のチップ一個分の領域(チップ領域1A)を示す平面図、図8は、チップ領域1Aの要部断面図である。 Here, FIG. 6, the entire plan view of the wafer 1, Figure 7 is a plan view, FIG. 8 shows a chip one minute regions of the wafer 1 (chip region 1A) is a fragmentary cross-sectional view of the chip area 1A.
図6に示すように、ウエハ1の主面は、複数のチップ領域1Aに区画されており、それぞれのチップ領域1Aには、DRAMが形成されている。 As shown in FIG. 6, the main surface of the wafer 1 is partitioned into a plurality of chip areas 1A, the respective chip areas 1A, DRAM is formed. 図7に示すように、DRAMは、複数のメモリセルアレイ(MARY)とそれらの間に配置された周辺回路部PCとで構成されている。 As shown in FIG. 7, DRAM is constituted by a plurality of memory cell arrays (MARY) and peripheral circuit portion PC, which is disposed therebetween. チップ領域1Aの中央部には、複数のボンディングパッドBPが4列に配置されている。 At the center of the chip area 1A, a plurality of bonding pads BP are arranged in four rows.
図示は省略するが、DRAMのメモリセルアレイ(MARY)には、互いに直交する方向に延在する複数本のワード線と複数本のビット線とが形成され、ワード線とビット線とのそれぞれの交点には、1個のMISFET(Metal Insulator Semiconductor Field Effect Transistor)と1個のキャパシタ(容量素子)とからなるメモリセルが形成されている。 Although not shown, the DRAM memory cell array (MARY), is formed and a plurality of word lines and a plurality of bit lines extending in mutually orthogonal directions, each of the intersections of word lines and bit lines the, one MISFET (Metal Insulator Semiconductor Field Effect Transistor) and one memory cell consisting of a capacitor (capacitive element) is formed. また、メモリセルの上部には、2層の金属配線が形成されている。 Further, the upper portion of the memory cell, a metal wiring 2 layer is formed. 一方、周辺回路部PCは、nチャネル型MISFET、pチャネル型MISFETおよびそれらの上部に形成された3層の金属配線などによって構成されている。 On the other hand, the peripheral circuit portion PC is composed of such n-channel type MISFET, p-channel type MISFET and the formed three layers of metal wires above them. DRAMを構成する上記MISFET、キャパシタおよび金属配線は、周知のウエハプロセスによって形成されている。 The MISFET, capacitors and metal wiring constituting the DRAM is formed by a known wafer process.
図8に示すように、上記チップ領域1Aの中央部に配置されたボンディングパッドBPは、ウエハ1の表面を覆う表面保護(パッシベーション)膜3をエッチングして開孔し、最上層配線4の一部を露出させることによって形成されている。 As shown in FIG. 8, the bonding pads BP arranged in the center of the chip area 1A is a surface protection (passivation) film 3 covering the surface of the wafer 1 is etched to opening, the uppermost wire 4 one parts are formed by exposing the. 表面保護膜3は、例えば膜厚0.3μm程度の酸化シリコン膜と膜厚1.3μm程度の窒化シリコン膜とを積層した絶縁膜で構成されている。 Surface protective film 3, for example, a silicon oxide film and the film thickness 1.3μm about silicon nitride film having a thickness of about 0.3μm is composed of laminated insulating film. また、最上層配線4(およびボンディングパッドBP)は、例えば膜厚0.8μm程度のAl(アルミニウム)膜またはAl合金膜で構成されている。 Further, the uppermost wire 4 (and bonding pads BP) is constituted, for example, a thickness 0.8μm about Al (aluminum) film or Al alloy film. ウエハ1の各チップ領域1AにボンディングパッドBPを形成するまでの工程は、周知のウエハプロセスによって行われる。 Steps in each chip area 1A of the wafer 1 to form a bonding pad BP is carried out by well-known wafer process.
次に、ボンディングパッドBPにプローブを当てて各チップ領域1Aの良、不良を判別する試験(ウエハ検査およびプローブ検査)を行った後、ウエハ1の各チップ領域1Aに再配線2を形成する。 Next, the good of each chip region 1A by applying a probe to the bonding pads BP, after the test to determine the defect (wafer inspection and probe test), to form a rewiring 2 in each chip area 1A of the wafer 1. 再配線2を形成するには、まず図9および図10に示すように、ウエハ1の表面を覆っている表面保護膜3の上部に回転塗布法で膜厚35μm程度の感光性ポリイミド樹脂膜5を形成し、例えば92℃、300秒のプリベークを行った後、ボンディングパッドBPの上部の感光性ポリイミド樹脂膜5に開孔6を形成する。 To form a rewiring 2, first, as shown in FIGS. 9 and 10, photosensitive polyimide resin film 5 having a film thickness of about 35μm by spin coating on top of the surface protective film 3 covering the surface of the wafer 1 forming a, for example 92 ° C., after prebaking of 300 seconds, to form an opening 6 in the photosensitive polyimide resin film 5 of the upper part of the bonding pads BP. 開孔6を形成するには、ボンディングパッドBPの上部を除いた領域の感光性ポリイミド樹脂膜5を露光、およびベーク(例えば112℃で60秒)して半硬化させ、続いてボンディングパッドBPの上部の非露光(未硬化)部分を現像により除去する。 To form the opening 6, exposing the photosensitive polyimide resin film 5 in the region excluding the upper portion of the bonding pads BP, and baking (for example 60 seconds at 112 ° C.) to semi-cured, followed by the bonding pads BP the unexposed (uncured) portion of the upper is removed by development. この感光性ポリイミド樹脂膜5は、その下層の表面保護膜3と共に、最上層配線4と再配線2とを絶縁する層間絶縁膜として機能する。 The photosensitive polyimide resin film 5, together with the underlying surface protective film 3, serving as an interlayer insulating film for insulating the rewiring 2 the uppermost layer wiring 4.
次に、ウエハ1をベークすることによって、半硬化の感光性ポリイミド樹脂膜5を完全硬化させ、例えば膜厚15μmの膜とした後、図11に示すように、開孔6の底部に露出したボンディングパッドBPの表面を含む感光性ポリイミド樹脂膜5の上部にメッキシード層7を形成する。 Next, by baking the wafer 1, a photosensitive polyimide resin film 5 in a semi-cured to complete curing, for example, by a film having a thickness of 15 [mu] m, as shown in FIG. 11, is exposed in the bottom portion of the opening 6 on top of the photosensitive polyimide resin film 5 including the surface of the bonding pads BP to form a plating seed layer 7. メッキシード層7は、例えばスパッタリング法で堆積した膜厚50nm〜150nm程度のCr(クロム)膜および膜厚0.1μm〜0.7μm程度のCu(銅)膜で構成する。 Plating seed layer 7, for example, composed of Cr (chromium) film and the film thickness 0.1μm~0.7μm about Cu (copper) film having a thickness of about 50nm~150nm deposited by sputtering.
次に、図12に示すように、メッキシード層7の上部に、再配線形成領域を開孔したフォトレジスト膜8を形成し、再配線形成領域のメッキシード層7の表面に電解メッキ法でメタル膜9を形成する。 Next, as shown in FIG. 12, the upper portion of the plating seed layer 7, a re-wiring formation region to form a photoresist film 8 opening, an electrolytic plating method on the surface of the plating seed layer 7 of the rewiring formation region to form a metal film 9. メタル膜9は、例えば膜厚3μm〜15μm程度のCu膜と膜厚2μm〜5μm程度のNi(ニッケル)膜とで構成する。 Metal film 9 is, for example, composed of a thickness 3μm~15μm about Cu film and the film thickness 2μm~5μm about Ni (nickel) film.
次に、フォトレジスト膜8を除去した後、その下部のメッキシード層7をウェットエッチングで除去することにより、図13および図14に示すように、メタル膜9によって構成される再配線2を形成する。 Then, formed after removing the photoresist film 8, by removing the plating seed layer 7 thereunder by wet etching, as shown in FIGS. 13 and 14, the rewiring 2 composed of metal film 9 to. なお、フォトレジスト膜8の下部のメッキシード層7をウェットエッチングで除去する際には、メタル膜9の表面も同時にエッチングされるが、メタル膜9の膜厚はメッキシード層7の膜厚に比べて遙かに厚いので支障はない。 Incidentally, the lower portion of the plating seed layer 7 of photoresist film 8 when removed by wet etching, the surface of the metal film 9 is also etched at the same time, the thickness of the metal film 9 on the thickness of the plating seed layer 7 there is no problem because the thick much in comparison.
このように、本実施の形態1では電解メッキ法を使って再配線2を形成する。 Thus, to form a rewiring 2 using an electrolytic plating method in the first embodiment. このような電解メッキ法で形成すれば、感光性ポリイミド樹脂膜5の上部にスパッタリング法で堆積したメタル膜をエッチングして再配線2を形成する場合に比べて再配線2の厚膜化および微細化が容易になる。 By forming in such electrolytic plating method, the thickness of the rewiring 2 as compared with the case of forming a photosensitive polyimide resin film etched and rewiring 2 metal film deposited at the top to the sputtering of 5 forming a film and fine reduction is facilitated.
次に、図15に示すように、再配線2の上部に最終硬化後の膜厚が5μm〜25μm程度となるような感光性ポリイミド樹脂膜からなる最上層保護膜12を形成し、続いて再配線2の一端(バンプ・ランド2A)の上部の最上層保護膜12を除去することによって、バンプ・ランド2Aを露出させる。 Next, as shown in FIG. 15, the film thickness after the final curing of the rewiring second upper forms a top layer protective film 12 made of photosensitive polyimide resin film such that about 5Myuemu~25myuemu, followed by re by removing the uppermost protection film 12 of the upper portion of one end of the wire 2 (the bump land 2A), thereby exposing the bump lands 2A. バンプ・ランド2Aを露出させるには、再配線2の一端の上部を除いた領域の感光性ポリイミド樹脂膜を露光して半硬化させ、続いて再配線2の一端の上部の非露光(未硬化)部分を現像により除去する。 To expose the bump lands 2A, by exposing the photosensitive polyimide resin film except for the upper part of the rewiring 2 end region is semi-cured, followed by non-exposure of the upper portion of the rewiring 2 end (uncured ) portion is removed by development. 最上層保護膜12は、感光性ポリイミド樹脂に代えてソルダレジストなどを使用することもできる。 Uppermost protection film 12 can also be used such as a solder resist in place of the photosensitive polyimide resin.
次に、バンプ・ランド2Aの表面にアッシングなどの前処理を施して自然酸化膜や汚染物質を除去した後、図16に示すように、バンプ・ランド2Aの表面に無電解メッキ法を用いて膜厚20nm〜100nm程度のAuメッキ層13を形成する。 Next, after removing the natural oxide film and contaminants is subjected to pre-treatment such as ashing on the surface of the bump lands 2A, as shown in FIG. 16, using an electroless plating method on the surface of the bump lands 2A forming an Au plating layer 13 having a thickness of about 20 nm to 100 nm.
バンプ・ランド2Aの表面にAuメッキ層13が形成された上記ウエハ1は、品種が確定する迄、一旦この状態で保管される。 The wafer 1 Au plating layer 13 is formed on the surface of the bump lands 2A, until varieties is confirmed, stored temporarily in this state. ここで品種とは、例えば×32、×64といったビット(またはワード)構成やDDR(Double Data Rate)、シンクロナス(Synchronous)といった動作モードが異なる仕様を意味している。 Here, varieties, for example × 32, bit such × 64 (or word) configuration and DDR (Double Data Rate), operation modes such as synchronous (Synchronous) has means different specifications.
本実施の形態1の製造方法は、バンプ・ランド2Aの表面にAuメッキ層13が形成された上記ウエハ1をロット単位(数十枚/ロット)で多数枚保管しておき、品種およびその数量が確定したときに必要なロットを抜き出し、抜き出したロットの各ウエハに、品種に応じたレイアウトの外部接続端子(半田バンプ14)を形成する。 The manufacturing method of the first embodiment, Keep large number of the wafers 1 that Au plating layer 13 on the surface of the bump lands 2A is formed in batches (several tens / lot), varieties and quantities There withdrawn lot required when established, each wafer withdrawal lot, to form the external connection terminals of the layout according to the cultivar (solder bumps 14). また、少量多品種製造の場合や試作品製造の場合などは、ロット内から必要な枚数のウエハを取り出し、品種に応じたレイアウトの外部接続端子(半田バンプ14)を形成する。 Also, as in the case of when and prototyping of high-mix low-volume production, taken out number of wafers required from the lot, to form the external connection terminals of the layout according to the cultivar (solder bumps 14).
図17は、バンプ・ランド2A上に半田バンプ14を接続した状態を示す図である。 Figure 17 is a diagram showing a state of connecting the solder bumps 14 on the bump lands 2A. 半田バンプ14は、例えば98.5%のSn(錫)、1%のAg(銀)および0.5%のCuからなるPb(鉛)フリー半田(溶融温度=220℃〜230℃)で構成され、その直径は、200μm〜450μm程度である。 The solder bumps 14 are composed of, for example, 98.5% of Sn (tin), 1% of Ag (silver) and 0.5% made of Cu Pb (lead) free solder (melting temperature = 220 ° C. to 230 ° C.) is, its diameter is about 200Myuemu~450myuemu. なお、バンプ・ランド2A上に半田バンプ14を形成する工程に先立ってウエハ1の裏面を研削し、ウエハ1の厚さをさらに薄くしてもよい。 Incidentally, by grinding the back surface of the wafer 1 prior to the step of forming the solder bumps 14 on the bump lands 2A, may further reduce the thickness of the wafer 1.
バンプ・ランド2A上に半田バンプ14を形成するには、例えば図18に示すように、バンプ・ランド2Aの配置に対応する開孔30が形成された半田印刷マスク31をウエハ1上に位置合わせして重ね、スキージ32によってバンプ・ランド2Aの表面に半田ペースト14Aを印刷する。 To form the solder bumps 14 on the bump lands 2A, for example, as shown in FIG. 18, alignment of the solder printing mask 31 opening 30 is formed corresponding to the arrangement of the bump lands 2A on the wafer 1 and superimposed, to print solder paste 14A on the surface of the bump lands 2A by the squeegee 32.
図19に示すように、印刷直後の半田ペースト14Aは、バンプ・ランド2Aよりも広い領域にほぼ平坦に印刷される。 As shown in FIG. 19, the solder paste 14A immediately after printing is printed substantially flat in the area wider than the bump lands 2A. その後、ウエハ1を240℃程度の温度で加熱し、半田ペースト14Aをリフローさせることにより、前記図17に示すような球状の半田バンプ14となる。 Thereafter, the wafer 1 is heated at a temperature of about 240 ° C., by reflowing the solder paste 14A, the solder bumps 14 spherical as shown in FIG 17. 半田バンプ14は、上記した印刷法に代えてメッキ法で形成することもできる。 The solder bumps 14 may be formed by plating in place of the printing method described above. また、あらかじめ球状に成形した半田ボールをバンプ・ランド2A上に供給し、その後、ウエハ1を加熱して半田ボールをリフローさせて外部接続端子としてもよい。 Further, by supplying the solder balls formed in advance spherical on the bump lands 2A, then, by heating the wafer 1 is reflowed solder ball may be an external connection terminal.
次に、図20から図22を用いて外部接続端子(半田バンプ14)のレイアウト変更による品種の切り換え方法について説明する。 Next, varieties switching method by the layout change of the external connection terminals (solder bumps 14) will be described with reference to FIGS. 20 to 22.
図20(a)〜(d)は、電源電圧(Vdd)供給用の半田バンプ14および基準電圧(Vss)供給用の半田バンプ14とボンディングパッドBP1、BP2との接続状態を示している。 Figure 20 (a) ~ (d) shows a connection state between the power supply voltage (Vdd) solder bump 14 and the reference voltage for supply (Vss) Solder bumps 14 for supply and bonding pads BP1, BP2. 同図(a)および(b)のケースでは、ボンディングパッドBP1に電源電圧(Vdd)供給用の半田バンプ14が接続されており、同図(c)および(d)のケースでは、BP1に基準電圧(Vss)供給用の半田バンプ14が接続されている。 In the case of FIG. (A) and (b), the bonding pads BP1 and solder bumps 14 of the power supply voltage (Vdd) for supply is connected, in the case of FIG. (C) and (d), the reference to BP1 solder bumps 14 are connected to a voltage (Vss) for supplying. また、同図(a)および(c)のケースでは、ボンディングパッドBP2に電源電圧(Vdd)供給用の半田バンプ14が接続されており、同図(b)および(d)のケースでは、ボンディングパッドBP2に基準電圧(Vss)供給用の半田バンプ14が接続されている。 Further, in the case of FIG. (A) and (c), bonding pads BP2 are solder bumps 14 of the power supply voltage (Vdd) for supplying is connected to, in the case of FIG. (B) and (d), bonding the solder bumps 14 of the reference voltage (Vss) for supplying the pads BP2 are connected.
図21に示すように、ボンディングパッドBP1、BP2には、入力保護回路および初段入力回路20、21を介してボンディングオプション判定回路22が接続されている。 As shown in FIG. 21, the bonding pads BP1, BP2 are bonding option judging circuit 22 is connected through an input protection circuit and the first stage input circuits 20 and 21. ボンディングオプション判定回路22は、ボンディングパッドBP1、BP2から供給される入力がハイレベル(Vdd)かローレベル(Vss)かに応じて、後段回路(図示せず)に出力する内部信号をハイレベルまたはローレベルとする。 Bonding option judging circuit 22 has an input supplied from the bonding pad BP1, BP2, depending on whether a high level (Vdd) or low level (Vss), a subsequent circuit high internal signal to be output to the (not shown) or to a low level. この内部信号は、アドレスバッファ、プリデコーダ、メインアンプなどの制御に用いられ、これによってビット構成や動作モードが決定される。 The internal signal, the address buffer, predecoder is used to control such as the main amplifier, thereby the bit configuration and operation mode is determined.
ここで、例えばボンディングパッドBP1に電源電圧(Vdd)が供給された場合は、ビット構成が×32になり、基準電圧(Vss)が供給された場合は、×64になる。 Here, for example, when the power supply voltage to the bonding pad BP1 (Vdd) is supplied, the bit configuration becomes × 32, when the reference voltage (Vss) is supplied, the × 64. また、ボンディングパッドBP2に電源電圧(Vdd)が供給された場合は、動作モードがDDR(ダブルデータレート)になり、基準電圧(Vss)が供給された場合は、シンクロナスになる。 Also, if the power supply voltage to the bonding pad BP2 (Vdd) is supplied, the operation mode becomes DDR (double data rate), if the reference voltage (Vss) is supplied, the synchronous. 従って、図20(a)のケースでは、×32ビット構成でDDRモードのDRAMが実現され、(b)のケースでは、×32ビット構成でシンクロナスモードのDRAMが実現される。 Accordingly, in the case of FIG. 20 (a), DRAM of DDR mode × 32-bit configuration is realized, in the case of (b), DRAM synchronous mode × 32 bit configuration can be realized. また、(c)のケースでは、×64ビット構成でDDRモードのDRAMが実現され、(d)のケースでは、×64ビット構成でシンクロナスモードのDRAMが実現される。 Further, in the case of (c), it is realized DDR mode DRAM in × 64-bit configuration, in the case of (d), DRAM synchronous mode is realized by × 64-bit configuration. 図22は、これらの関係を示している。 Figure 22 shows these relationships.
外部接続端子(半田バンプ14)のレイアウトを品種に応じて変更するには、例えば図23(a)、(b)に示すように、開孔30のパターンを変えた半田印刷マスク31を品種の数だけ用意し、前記図18に示した方法でバンプ・ランド2A上に半田ペースト14Aを印刷すればよい。 External connection terminals to be changed according to varieties layout (solder bumps 14), for example FIG. 23 (a), the (b), the solder printing mask 31 with different patterns of apertures 30 varieties was provided in the number may be printed solder paste 14A on the bump lands 2A by the method shown in FIG 18.
その後、ウエハ1をバーンイン検査に付してチップ領域1Aの良否を判定した後、図24に示すように、ダイシングブレード40を使ってウエハ1の各チップ領域1Aを個片のチップ1Bに切断、分離することにより、前記図1〜図4に示したようなWL−CSPが完成する。 Then, after determining the quality of the chip region 1A are denoted by the wafer 1 to the burn-in test, as shown in FIG. 24, cutting each chip region 1A of the wafer 1 with a dicing blade 40 to tip 1B of the pieces, by separating, WL-CSP is completed as shown in FIG. 1 to FIG. 4. このようにして得られたWL−CSPは、さらに必要に応じて性能、外観などの各種最終検査に付された後、トレー治具に収納されて出荷される。 Such WL-CSP obtained in the performance if necessary, after being subjected to various final inspection, such as appearance, are shipped housed in a tray fixture.
図25は、DRAMが形成された本実施形態1のWL−CSPと、例えばマイコンが形成された他のチップ(WL−CSP2)とをパッケージ基板15の主面上にフェイスダウン・ボンディングしたBGA(Ball Grid Array)である。 Figure 25, DRAM and a WL-CSP of the first embodiment which is formed, for example, BGA microcomputer is face-down bonded on the main surface of the other chips formed (WL-CSP 2) and the package substrate 15 ( Ball is a Grid Array).
パッケージ基板15は、ガラスエポキシ樹脂、BT(Bis−maleimide Triazine)樹脂などからなる基板にCu配線を形成した汎用のプリント配線基板で構成されており、その裏面(下面)の電極パッド16には、BGAの外部接続端子を構成する複数個の半田バンプ17が接続されている。 The package substrate 15, a glass epoxy resin, BT (Bis-maleimide Triazine) is constituted by a general-purpose printed circuit board or the like is formed Cu wiring board made of resin, the electrode pads 16 of the back surface (lower surface) is a plurality of solder bumps 17 which constitute the BGA external connection terminals are connected. 2個のチップ(WL−CSP、WL−CSP2)は、それらの主面に形成された複数個の半田バンプ14のそれぞれを、パッケージ基板15の主面の対応する電極パッド16に接続するフリップチップ方式によって実装されている。 Two chips (WL-CSP, WL-CSP2) is flip-chip connecting each of a plurality of solder bumps 14 formed on their main surfaces, the corresponding electrode pads 16 of the main surface of the package substrate 15 It is implemented by the system.
チップ(WL−CSP、WL−CSP2)とパッケージ基板15との隙間には、例えばシリコンフィラーを添加したエポキシ樹脂からなるアンダーフィル樹脂18が充填されている。 Chip (WL-CSP, WL-CSP2) The gap between the package substrate 15, for example, the under-fill resin 18 composed of a silicon filler from the added epoxy resin is filled. アンダーフィル樹脂18は、チップ(WL−CSP、WL−CSP2)とパッケージ基板15との熱膨張係数差に起因して、両者の接続部である半田バンプ14に加わる応力を緩和する機能と、チップ(WL−CSP、WL−CSP2)の主面に水分などが浸入するのを防ぐ機能とを兼ねている。 Underfill resin 18 has a function chip (WL-CSP, WL-CSP2) due to a difference in thermal expansion coefficient between the package substrate 15, to relieve the stress applied to the solder bumps 14 are both of the connecting portion, the chip (WL-CSP, WL-CSP2) moisture to the main surface of the also serves the function of preventing the intrusion. また、チップ(WL−CSP、WL−CSP2)の裏面(上面)には、金属製の保護プレート19が接着剤23によって貼り付けられている。 Further, the chip (WL-CSP, WL-CSP2) back surface of the (top), a metallic protective plate 19 is attached by adhesive 23.
本実施の形態1によれば、以下のような効果が得られる。 According to the first embodiment, the following effects can be obtained.
(1)半田バンプ14のレイアウトを変更することにより、品種切替えをウエハ単位で容易に行うことができるので、WL−CSPの開発期間を短縮することができる。 (1) by changing the layout of the solder bumps 14, it is possible to easily perform switching varieties wafer units, it is possible to shorten the development time of the WL-CSP.
(2)半田バンプ14のレイアウトを変更することにより、ビット構成や動作モードの選択といった複数の機能選択をウエハ単位で容易に行うことができる。 (2) by changing the layout of the solder bumps 14 can be easily performed multiple functions selected such selected bit configurations and operating modes wafer units.
(3)従って、顧客要求に対して迅速な対応ができる。 (3) Therefore, it is quick response to the customer request.
(4)見込み生産による在庫を低減できる。 (4) able to reduce the stock by the forecast production.
(5)(1)〜(4)により、WL−CSPの製造コストを低減できる。 (5) (1) to (4), it can reduce the manufacturing cost of the WL-CSP.
(6)品種切替えにあたり、チップ毎に処理する必要がないため、この点からも開発期間の短縮や、顧客要求に対する迅速な対応ができる。 (6) Upon type switching, there is no need to process each chip, shortening the development time from this point, it is rapid response to customer demand.
(実施の形態2) (Embodiment 2)
図26は、本実施の形態2のWL−CSPを製造するための製造工程のフロー図、図27は図26の製造フロー図に示す半導体ウエハ保管状態のウエハの要部断面図、図28から図34は品種確定後の有機パッシベーション層形成工程からバンプ形成工程までを示す要部断面図である。 Figure 26 is a flow diagram of a manufacturing process for manufacturing the WL-CSP of the second embodiment, FIG. 27 is a fragmentary sectional view of the wafer of semiconductor wafer storage state shown in the production flow diagram of FIG. 26, FIGS. 28 Figure 34 is a fragmentary cross-sectional view showing the organic passivation layer formation step after varieties known until bumping process.
図26の製造フロー図からも分かるように、本実施の形態2の製造方法は、再配線2の形成が完了したウエハ1を一旦保管(ストック)しておき、品種が確定した後、品種毎に異なるレイアウトでバンプ・ランド2A上に半田バンプ14を形成し、その後、ウエハ1を切断して複数個のチップ1Bに個片化することにより、WL−CSPを形成するものであり、有機パッシベーション膜(感光性ポリイミド樹脂膜5)を形成するまでの工程は、前記実施の形態1と実質的に同じである。 As can be seen from the manufacturing flow diagram of FIG. 26, the manufacturing method of the second embodiment, once stores the wafer 1 forming the rewiring 2 has been completed (stock); then, after varieties has been established, each type the solder bump 14 is formed on the bump lands 2A in different layouts, then by singulated into a plurality of chip 1B by cutting the wafer 1, which forms the WL-CSP, the organic passivation steps required to form a film (photosensitive polyimide resin film 5), the substantially the same as the first embodiment. 以下、この製造方法を図26の製造フローに沿って詳細に説明する。 It will be described in detail with the production method for the production flow of FIG. 26.
まず、図27に示すように、ウエハ1の表面に、例えば回転塗布法で感光性ポリイミド樹脂膜5を形成した後、前記実施の形態1と同様の方法でボンディングパッドBPの上部の感光性ポリイミド樹脂膜5に開孔6Aを形成する。 First, as shown in FIG. 27, the surface of the wafer 1, for example, after forming a photosensitive polyimide resin film 5 by spin coating method, a photosensitive polyimide at the top of the bonding pads BP in the same manner as that of the first embodiment forming an opening 6A in the resin film 5. ここまでの工程は、前記実施の形態1の製造方法と同じである。 The steps up to this point are the same as the manufacturing method of the first embodiment.
次に、図28に示すように、感光性ポリイミド樹脂膜5の上部に低弾性樹脂からなる膜厚75μm程度のエラストマー層15を印刷法で形成した後、ボンディングパッドBPの上部のエラストマー層15に開孔6Bを形成する。 Next, as shown in FIG. 28, after forming a photosensitive polyimide resin film thickness 75μm approximately elastomer layer 15 made of a low elastic resin on top of the 5 by printing, on top of the elastomeric layer 15 of the bonding pads BP to form an aperture 6B. この開孔6Bは、感光性ポリイミド樹脂膜5に形成された開孔6Aよりも大きな径となるように形成する。 The aperture 6B is formed so as to have larger diameter than the hole 6A formed in the photosensitive polyimide resin film 5.
次に、図29に示すように、開孔6Bの底部に露出したボンディングパッドBPの表面を含むエラストマー層15の上部にメッキシード層7を形成し、続いて図30に示すように、メッキシード層7の上部に、再配線形成領域を開孔したフォトレジスト膜8を形成した後、図31に示すように、再配線形成領域のメッキシード層7の表面に電解メッキ法でメタル膜9を形成する。 Next, as shown in FIG. 29, the plating seed layer 7 is formed on top of the elastomeric layer 15 including the surface of the bonding pad BP exposed in the bottom portion of the opening 6B, Then, as shown in FIG. 30, a plating seed on top of the layer 7, after the re-wiring formation region to form a photoresist film 8 apertures, as shown in FIG. 31, the metal film 9 by electroless plating on the surface of the plating seed layer 7 of the rewiring formation region Form.
次に、フォトレジスト膜8を除去した後、図32に示すように、その下部のメッキシード層7をウェットエッチングで除去することにより、メタル膜9によって構成される再配線2を形成する。 Next, after removing the photoresist film 8, as shown in FIG. 32, by removing the plating seed layer 7 thereunder by wet etching to form a rewiring 2 composed of metal film 9. 次に、再配線2の上部に感光性ポリイミド樹脂膜からなる最上層保護膜12を形成し、続いて再配線2の一端(バンプ・ランド2A)の上部の最上層保護膜12を除去することによって、バンプ・ランド2Aを露出させた後、バンプ・ランド2Aの表面に無電解メッキ法を用いてAuメッキ層13を形成する。 Next, a top layer protective film 12 in the rewiring second upper made of a photosensitive polyimide resin film, followed by removing the top of the uppermost protection film 12 of the rewiring 2 end (bump lands 2A) that Accordingly, after exposing the bump lands 2A, to form an Au plating layer 13 using an electroless plating method on the surface of the bump lands 2A.
バンプ・ランド2Aの表面にAuメッキ層13が形成された上記ウエハ1は、品種が確定する迄、一旦この状態で保管される。 The wafer 1 Au plating layer 13 is formed on the surface of the bump lands 2A, until varieties is confirmed, stored temporarily in this state. そして、品種およびその数量が確定したときに必要な枚数のウエハ1を抜き出し、図33に示すように、品種に応じたレイアウトの外部接続端子(半田バンプ14)を形成する。 Then, extracted wafer 1 number required when varieties and quantities are determined, as shown in FIG. 33, to form the external connection terminals of the layout according to the cultivar (solder bumps 14). これにより、本実施の形態2においても、同一のDRAMが形成されたウエハ1からビット構成や動作モードが異なる複数種類の品種のWL−CSPを製造することが可能となる。 Thus, also in the second embodiment, it is possible that the same DRAM bit configuration and operation mode from the wafer 1 formed to produce a WL-CSP of different types of breeds.
本実施の形態2のWL−CSPは、最上層配線4と再配線2との間に低弾性樹脂からなるエラストマー層15を形成しているので、WL−CSPをパッケージ基板などに実装する時の熱応力や、実装後の実使用時に発生する熱応力をエラストマー層15によって有効に緩和することができる。 WL-CSP of the second embodiment, since the form elastomers layer 15 made of a low elastic resin between the rewiring 2 the uppermost layer wiring 4, when implementing the WL-CSP, etc. in the package substrate or thermal stress, thermal stress generated in the actual use time after mounting can be successfully mitigated by an elastomeric layer 15 a. これにより、WL−CSPとパッケージ基板との接続部(半田バンプ14)に加わる応力がより一層緩和され、半田バンプ14の接続寿命が向上する。 Accordingly, stress applied to the connecting portion of the WL-CSP and the package substrate (solder bumps 14) are more are more relaxed, thus improving the connection life of a solder bump 14.
また、上記エラストマー層15のような応力緩和層を持たない前記実施の形態1のWL−CSPの場合は、応力緩和対策としてパッケージ基板との間に前記図25に示したような封止樹脂(アンダーフィル樹脂18)を充填する工程が必要となるが、本実施の形態2のWL−CSPは、この封止樹脂の充填工程を省略することができる。 Moreover, in the case of the WL-CSP the embodiment 1, such does not have a stress relaxation layer as the elastomeric layer 15, a sealing resin, as shown in FIG. 25 between the package substrate as a stress mitigation ( it is necessary step of filling an underfill resin 18) but, WL-CSP of the second embodiment, it is possible to omit the step of filling the sealing resin. これにより、WL−CSPをパッケージ基板に実装する工程が簡略化されると共に、パッケージ基板に実装されたWL−CSPのリペアも容易に行える。 Thus, the step of mounting the WL-CSP package substrate can be simplified, repair of WL-CSP, which is mounted on the package substrate can be easily performed.
このような本実施の形態2における効果は、次の通りである。 Effects in the second to the present embodiment is as follows.
(1)半田バンプ14のレイアウトを変更することにより、品種切替えをウエハ単位で容易に行うことができるので、WL−CSPの開発期間を短縮することができる。 (1) by changing the layout of the solder bumps 14, it is possible to easily perform switching varieties wafer units, it is possible to shorten the development time of the WL-CSP.
(2)半田バンプ14のレイアウトを変更することにより、ビット構成や動作モードの選択といった複数の機能選択をウエハ単位で容易に行うことができる。 (2) by changing the layout of the solder bumps 14 can be easily performed multiple functions selected such selected bit configurations and operating modes wafer units.
(3)従って、顧客要求に対して迅速な対応ができる。 (3) Therefore, it is quick response to the customer request.
(4)見込み生産による在庫を低減できる。 (4) able to reduce the stock by the forecast production.
(5)(1)〜(4)により、WL−CSPの製造コストを低減できる。 (5) (1) to (4), it can reduce the manufacturing cost of the WL-CSP.
(6)品種切替えにあたり、チップ毎に処理する必要がないため、この点からも開発期間の短縮や、顧客要求に対する迅速な対応ができる。 (6) Upon type switching, there is no need to process each chip, shortening the development time from this point, it is rapid response to customer demand.
(7)WL−CSPを実装基板に実装する時の熱応力や実装後の実使用時に発生する熱応力をエラストマー層15によって緩和することができる。 (7) thermal stress or thermal stress generated in actual use when after mounting when implementing WL-CSP to the mounting substrate can be relaxed by an elastomeric layer 15.
(8)実装時、アンダーフィル樹脂の充填工程を省略することができ、WL−CSPの実装工程を簡略化できる。 (8) when mounted, it is possible to omit the step of filling the underfill resin can simplify the implementation process of the WL-CSP.
(実施の形態3) (Embodiment 3)
図34は、本実施の形態3のWL−CSPを示す断面図である。 Figure 34 is a sectional view showing a WL-CSP according to the third embodiment. このWL−CSPは、半導体チップ41の主面の周辺部に形成されたボンディングパッド42と半田バンプ47との間を再配線44で接続するものである。 The WL-CSP is to connect rewiring 44 between the bonding pad 42 and the solder bumps 47 formed on the periphery of the main surface of the semiconductor chip 41. この再配線44は、Cu層44A、44BとCuポスト(柱状体)44Cとからなる。 The rewiring 44 is composed of a Cu layer 44A, 44B and the Cu post (columnar body) 44C. また、Cuポスト44Cと半田バンプ47との間には、バリアメタル46が形成される。 Between the Cu post 44C and the solder bumps 47, the barrier metal 46 is formed. バリアメタル46は、例えばCu膜とNi膜とで構成する。 The barrier metal 46 is constituted by, for example, a Cu film and the Ni film.
このような構造においても、再配線44を形成した段階でウエハをストックしておき、品種確定後に品種に応じて異なるレイアウトで半田バンプ47を形成することによって、一種類のLSIが形成されたウエハから品種の異なる複数種類のWL−CSPを製造することができる。 In such a structure, stocked wafers at the stage of forming the rewiring 44, by forming the solder bumps 47 in a different layout depending on the breed after varieties determined, the wafer in which one type of LSI is formed it is possible to manufacture a plurality of types of WL-CSP having different varieties from.
(実施の形態4) (Embodiment 4)
図35は、本実施の形態4のWL−CSPを示す断面図である。 Figure 35 is a sectional view showing a WL-CSP of the fourth embodiment. このWL−CSPは、チップ41の主面に形成されたボンディングパッド(図示は省略)と半田バンプ47との間をAl/NiV/Cuからなる再配線44で接続する構造である。 The WL-CSP is a bonding pad formed on the main surface of the chip 41 (not shown) a structure connecting rewiring 44 made between the solder bump 47 from Al / NiV / Cu. このようなWL−CSPの製造方法においても、再配線44を形成した段階でウエハをストックしておき、品種確定後に品種に応じて異なるレイアウトで半田バンプ47を形成することによって、一種類のLSIが形成されたウエハから品種の異なる複数種類のWL−CSPを製造することができる。 In the manufacturing method of such a WL-CSP, stocked wafers at the stage of forming the rewiring 44, by forming the solder bumps 47 in a different layout depending on the breed after varieties determined, one type of LSI There can be produced a plurality of kinds of WL-CSP having different varieties from the formed wafer.
(実施の形態5) (Embodiment 5)
図36は、本実施の形態5のWL−CSPを示す断面図である。 Figure 36 is a sectional view showing a WL-CSP according to the fifth embodiment. このWL−CSPは、チップ41の主面に形成されたボンディングパッド42と半田バンプ47との間をCuやAlなどからなる再配線44で接続する構造である。 The WL-CSP is a structure connecting rewiring 44 made between the bonding pads 42 and the solder bumps 47 formed on the main surface of the chip 41 from the Cu or Al. また、再配線44と半田バンプ47との間には、例えばCu膜とNi膜とで構成されるバリアメタル46が形成される。 Between the rewiring 44 and the solder bumps 47, the barrier metal 46 is formed composed of, for example, a Cu film and the Ni film.
このような構造のWL−CSPを製造する場合においても、再配線44を形成した段階でウエハをストックしておき、品種確定後に品種に応じて異なるレイアウトで半田バンプ47を形成することによって、一種類のLSIが形成されたウエハから品種の異なる複数種類のWL−CSPを製造することができる。 Even in the case of producing a WL-CSP having such a structure, stocked wafers at the stage of forming the rewiring 44, by forming the solder bumps 47 in a different layout depending on the breed after varieties deterministic one it is possible to manufacture a plurality of types of WL-CSP having different varieties from wafer type LSI is formed.
(実施の形態6) (Embodiment 6)
図37は、本実施の形態6のWL−CSPを示す断面図である。 Figure 37 is a sectional view showing a WL-CSP according to the sixth embodiment. このWL−CSPは、外部接続端子として半田バンプに代えてマイクロスプリング50を使用した構造である。 The WL-CSP is a structure using a micro-spring 50 in place of the solder bump as an external connection terminal. この場合も品種確定後、品種に応じて異なるレイアウトでマイクロスプリング50を形成することによって、一種類のLSIが形成されたウエハから品種の異なる複数のWL−CSPを製造することができる。 After this case breed determined, by forming a micro-spring 50 in a different layout depending on the breed, it is possible to produce a plurality of WL-CSP having different varieties from wafer one type of LSI is formed.
前記実施の形態1〜6では、外部接続端子(半田バンプ)のレイアウトを変更することによって、ビット構成や動作モードなどの機能を選択する方法について説明したが、以下の実施の形態7〜9では、外部接続端子(半田バンプ)のレイアウトを変更することによって、半導体集積回路装置の特性を選択する方法について説明する。 Embodiment 1-6 of the embodiment, by changing the layout of the external connection terminals (solder bumps), has been described how to select the functions such as bit structure and operation modes, Embodiment 7-9 the following embodiments , by changing the layout of the external connection terminals (solder bumps), a method for selecting the characteristics of the semiconductor integrated circuit device.
(実施の形態7) (Embodiment 7)
本実施の形態7では、外部接続端子(半田バンプ)のレイアウトを変更することによって、半導体集積回路装置の特性の一つである出力バッファのドライバビリティ(駆動力)を切り換える方法について説明する。 In Embodiment 7, by changing the layout of the external connection terminals (solder bumps), describes a method of switching the semiconductor integrated circuit device of the characteristic is one of the output buffers drivability (driving force).
SRAM(Static Random Access Memory)やマイコンのような汎用LSIは、異なる外部負荷を有する多様な電子機器に搭載される。 SRAM (Static Random Access Memory), a general-purpose LSI such as microcomputer is mounted on various electronic devices having different external loads. その際、LSIに形成された出力バッファのドライバビリティが外部負荷に対して最適化されていないと、ノイズや消費電力の増加を引き起こすことがある。 At that time, drivability of the output buffer formed in the LSI is the not optimized for the external load, which may cause an increase in noise and power consumption. このようなノイズや消費電力の増加を防ぐためには、出力バッファのドライバビリティ、すなわち信号伝送線路の出力インピーダンス(Z )の大きさを外部負荷に応じて最適化することが有効である。 To prevent such an increase in noise and power consumption, drivability of the output buffer, i.e. it is effective to optimize in accordance with the magnitude of the output impedance of the signal transmission line (Z 0) to an external load.
出力バッファのドライバビリティを切り換える方法としては、例えばドライバビリティの異なる幾つかのI/Oドライブ回路をチップ内に用意しておき、チップを搭載する電子機器の負荷に応じてチップ内のAl配線パターンを変更することによって、最適なドライバビリティを持つI/Oドライブ回路を選択することが考えられる。 Al wiring pattern in the chip according to the output as the method of switching the drivability of buffers, for example, leave several I / O drive circuit having different drivability prepared in a chip, the load of the electronic apparatus mounting the chips by changing the, it is conceivable to select the I / O drive circuit having an optimum drivability. しかし、この方法は、Al配線パターンの異なる何種類かのウエハを用意しなければならないため、ウエハプロセス(前工程)が煩雑になるという不具合がある。 However, since this method must be prepared several kinds of wafers having different Al wiring pattern, there is a problem that the wafer process (pre-process) becomes complicated.
最適なドライバビリティを持つI/Oドライブ回路を選択する他の方法として、複数のI/Oドライブ回路のそれぞれにボンディングパッドを接続し、ボンディングワイヤの切り換えによってI/Oドライブ回路を選択する方法も考えられる。 Another method of selecting the I / O driver circuit with optimal drivability, and connecting the bonding pads to each of the plurality of I / O driver circuit, a method of selecting the I / O driver circuit by switching the bonding wire Conceivable. しかし、この方法は、ボンディングパッド数が増加するために、チップ内のボンディングパッドエリア面積増加するという不具合がある。 However, this method, in order to speed the bonding pad increases, there is a problem of increasing the bonding pad area area within the chip.
また、チップを実装する基板側に抵抗値を可変にできる抵抗素子を設け、この抵抗素子に接続した専用のボンディングパッド(入力用ピン)から入力される抵抗値の大きさをチップ側で検出することによって、I/Oドライブ回路を選択する方法も考えられる。 Further, the resistive element can be a resistance value variably the substrate side of mounting a chip is provided, the magnitude of the resistance value input from the bonding pad of dedicated connected to this resistive element (input pin) is detected at the tip side by also conceivable method of selecting the I / O drive circuit. しかし、この方法は、チップ側に専用のボンディングパッド(入力用ピン)を設けたり、抵抗値の大きさを検出する回路を設けたりする必要があるという不具合や、基板側に抵抗素子を形成する必要があるので、実装基板の設計負担が増加するという不具合がある。 However, this method, or a dedicated bonding pads (input pins) on the chip side, defects and that the magnitude of the resistance value needs to be or provided a circuit for detecting, to form the resistive element on the substrate side since there is a need, there is a problem that the design burden of the mounting board is increased.
このような不具合が生じることなく、最適なドライバビリティを持つI/Oドライブ回路を選択する方法として、本実施の形態7では、再配線の一端部(バンプランド)上に外部接続端子(半田バンプ)を形成する際、そのレイアウトの一部を変更するという方法を用いる。 Such inconvenience without causing optimal as a method for selecting the I / O driver circuit having a drivability, in the seventh embodiment, the external connection terminals (solder bumps on one end of the rewiring (bump land) ) when forming a, a method of changing the part of the layout. 以下、半田バンプのレイアウトの変更によって、I/Oドライブ回路の選択を行う方法の具体例を説明する。 Hereinafter, the layout change of the solder bump, a specific example of a method for selecting the I / O drive circuit.
図38は、WL−CSP(チップ51B)の主面を示す斜視図である。 Figure 38 is a perspective view showing a main surface of the WL-CSP (chip 51B). チップ51Bの主面上には、複数個の半田バンプ14がマトリクス状に配置されている。 On the main surface of the chip 51B, a plurality of solder bumps 14 are arranged in a matrix. 特に限定はされないが、チップ51Bの外形寸法は、縦×横=8mm×9mm、半田バンプ14の数は、196個である。 Is not particularly limited, external dimensions of the chip 51B are vertical × horizontal = 8 mm × 9 mm, the number of solder bumps 14 is 196. また、半田バンプ14の直径は200μm程度、隣接する半田バンプ14とのピッチは0.54mmである。 The diameter of the solder bumps 14 are about 200 [mu] m, the pitch between adjacent solder bumps 14 is 0.54 mm. 半田バンプ14は、例えば98.5%のSn(錫)、1%のAg(銀)および0.5%のCuからなる、実質的にPb(鉛)を含まないPbフリー半田(溶融温度=220℃〜230℃)で構成されている。 The solder bumps 14, for example, 98.5% of Sn (tin), consisting of 1% Ag (silver) and 0.5% of Cu, Pb-free solder containing substantially no Pb (lead) (melting temperature = It is composed of 220 ° C. to 230 ° C.).
チップ51Bの主面には、例えば8メガビット(Mbit)の記憶容量を有するSRAMが形成されている。 The main surface of the chip 51B, an SRAM having a storage capacity of 8 megabits (Mbit) is formed. このSRAMは、ワークステーションのキャッシュメモリなどに使用されるものであり、図39に示すように、複数のメモリマットに分割された記憶部と、入出力回路(入力バッファデコーダ、出力回路)、コントロール回路および降圧電源回路などからなる周辺回路部とで構成されている。 The SRAM, which is used like a workstation cache memory, as shown in FIG. 39, a storage unit that is divided into a plurality of memory mats, input-output circuit (input buffer decoder, the output circuit), the control It is composed of a peripheral circuit portion consisting of a circuit and the step-down power supply circuit. また、チップ51Bの主面の中央部には、複数個のボンディングパッドBPが図の左右方向に沿って二列に配置されている。 The central portion of the main surface of the chip 51B, a plurality of bonding pads BP are arranged in two rows along the lateral direction of FIG.
図40は、上記半田バンプ14に接続された再配線2の一部を示す斜視図、図41は、チップ51Bの要部断面図である。 Figure 40 is a perspective view showing a part of the rewiring 2 connected to the solder bumps 14, FIG. 41 is a fragmentary cross-sectional view of the chip 51B.
チップ51Bの主面は、半田バンプ14が形成された領域を除き、最上層保護膜12で覆われている。 The main surface of the chip 51B, except for the solder bumps 14 are formed region is covered with uppermost protection film 12. 最上層保護膜12は、膜厚15μm程度の感光性ポリイミド樹脂膜で構成されている。 Uppermost protection film 12 is composed of a photosensitive polyimide resin film having a thickness of about 15 [mu] m. 最上層保護膜12の下層には、Cuからなる再配線2およびその一端部を構成するバンプランド2Aが形成されている。 The lower layer of the uppermost protection film 12, the bump lands 2A constituting the rewiring 2 and one end portion made of Cu is formed. バンプランド10Aの上には、WL−CSPの外部接続端子を構成する半田バンプ14が接続されている。 On the bump land 10A, the solder bump 14 constituting the external connection terminal of the WL-CSP is connected. 再配線2およびバンプランド2Aの下層には、膜厚5μm程度の感光性ポリイミド樹脂膜5が形成されている。 The lower layer of the redistribution 2 and the bump land 2A, photosensitive polyimide resin film 5 having a thickness of about 5μm are formed. 再配線2の他端部は、感光性ポリイミド樹脂膜5に形成された開孔6を通じて前記ボンディングパッドBPと電気的に接続されている。 The other end portion of the rewiring 2 is the is the bonding pads BP and electrically connected through the opening 6 formed in the photosensitive polyimide resin film 5. ボンディングパッドBP、再配線2およびバンプランド2Aは、前記実施の形態1と同じ方法で形成することができる。 Bonding pads BP, rewiring 2 and the bump land 2A can be formed in the same manner as that of the first embodiment.
図42は、上記チップ51内に形成されたI/Oドライブ回路の一例を示している。 Figure 42 shows an example of a formed within the chip 51 I / O drive circuit. このI/Oドライブ回路は、例えばドライバビリティの異なる3個の出力バッファを備えており、それらの出力(out1、out2、out3)は、Al合金配線を介してボンディングパッドBP(DQ1)、BP(DQ2)、BP(DQ3)に接続されている。 The I / O drive circuit has, for example, three output buffer having different drivability, their outputs (out1, out2, out3) are bonding pads BP through the Al alloy wiring (DQ1), BP ( DQ2), are connected to the BP (DQ3). このI/Oドライブ回路から出力されるドライバビリティの大きさは、例えば出力(out1)を1とした場合、出力(out2)はその2倍、出力(out3)は3倍である。 The size of the drivability output from the I / O driver circuit, for example, when outputting the (out1) and 1, the output (out2) is twice as large, the output (out3) is three times.
図43は、上記ボンディングパッドBP(DQ1、DQ2、DQ3)および再配線2が形成されたWL−CSP(チップ51B)の平面図、図44は、図43の一部を示す拡大図である。 Figure 43 is a plan view of the bonding pad BP (DQ1, DQ2, DQ3) and rewiring 2 is formed WL-CSP (chip 51B), FIG. 44 is an enlarged view showing a part of FIG. 43.
図44に示すように、WL−CSPのドライバビリティを切り換えるには、DQピンを構成する半田バンプ14(外部接続端子)を、ボンディングパッドBP(DQ1、DQ2、DQ3)に接続された3個のバンプランド2Aのいずれかに接続すればよい。 As shown in FIG. 44, the switch the WL-CSP drivability, the solder bump 14 constituting the DQ pin (external connection terminal), the bonding pads BP (DQ1, DQ2, DQ3) connected to the three it may be connected to one of the bump land 2A. 例えば図44(a)のケースでは、DQピンを構成する半田バンプ14が再配線2を介してボンディングパッドBP(DQ1)に接続されている。 In the case of for example FIG. 44 (a), solder bump 14 constituting the DQ pin is connected to the bonding pads BP through the rewiring 2 (DQ1). この場合は、DQピンを構成する半田バンプ14がボンディングパッドBP(DQ1)を通じて出力(out1)に接続されるため、WL−CSPのドライバビリティは最小となる。 In this case, since the solder bumps 14 constituting the DQ pin is connected to the output (out1) through the bonding pads BP (DQ1), WL-CSP in drivability is minimized. また、同図(b)のケースでは、DQピン(半田バンプ14)が再配線2を介してボンディングパッドBP(DQ2)に接続されている。 Further, in the case of FIG. (B), DQ pin (solder bumps 14) are connected to the bonding pads BP (DQ2) via the rewiring 2. この場合は、DQピン(半田バンプ14)がボンディングパッドBP(DQ2)を通じて出力(out2)に接続されるため、WL−CSPのドライバビリティは、同図(a)のケースの2倍となる。 In this case, since the DQ pins (solder bumps 14) is connected to the output (out2) through the bonding pads BP (DQ2), WL-CSP in drivability is twice of the case of FIG. (A). また、同図(c)のケースでは、DQピン(半田バンプ14)が再配線2を介してボンディングパッドBP(DQ3)に接続されている。 Further, in the case of FIG. (C), DQ pin (solder bumps 14) are connected to the bonding pads BP (DQ3) via the rewiring 2. この場合は、DQピン(半田バンプ14)がボンディングパッドBP(DQ3)を通じて出力(out3)に接続されるため、WL−CSPのドライバビリティは、同図(a)のケースの3倍となる。 In this case, since the DQ pins (solder bumps 14) is connected to the output (out3) through the bonding pads BP (DQ3), WL-CSP in drivability is three times the case of Fig. (A).
図45は、I/Oドライブ回路の他の例を示している。 Figure 45 shows another example of the I / O drive circuit. このI/Oドライブ回路は、例えばドライバビリティの等しい3個の出力バッファを並列に接続したもので、その出力(out)にはAl合金配線を介して1個のボンディングパッドBP(DQ)が接続されている。 The I / O driver circuit, for example formed by connecting the three output buffers equal drivability in parallel, one of the bonding pads BP (DQ) is connected via the Al alloy wire to its output (out) It is. また、3個の出力バッファのうちの1個にはスイッチAが、他の1個にはスイッチBが接続されている。 The switch A is one of the three output buffers, the one other is connected to the switch B. スイッチA、Bのそれぞれは、例えば1個のnチャネル型MOSトランジスタで構成されている。 Switch A, each of B, for example constituted by a single n-channel type MOS transistor. そして、スイッチAを構成するnチャネル型MOSトランジスタのゲート電極には、Al合金配線を介してボンディングパッドBP(A)が接続され、スイッチBを構成するnチャネル型MOSトランジスタのゲート電極には、Al合金配線を介してボンディングパッドBP(B)が接続されている。 Then, the gate electrode of the n-channel type MOS transistor constituting the switch A, via the Al alloy wiring is connected bonding pads BP (A) is, the gate electrode of the n-channel type MOS transistor constituting the switch B, bonding pads BP through the Al alloy wiring (B) is connected.
ここで、ボンディングパッドBP(A)を通じてスイッチAにハイレベル(Vdd)を入力すると、nチャネル型MOSトランジスタがONになり、ローレベル(Vss)を入力するとOffになる。 Here, entering a high level (Vdd) to the switch A through bonding pads BP (A), n-channel type MOS transistor is turned to ON, it becomes when entering the low level (Vss) Off. 同様に、ボンディングパッドBP(B)を通じてスイッチBにハイレベル(Vdd)を入力すると、nチャネル型MOSトランジスタがONになり、ローレベル(Vss)を入力するとOffになる。 Similarly, if you enter a high level (Vdd) to switch B through the bonding pads BP (B), n-channel type MOS transistor is turned to ON, it becomes when entering the low level (Vss) Off. 従って、スイッチA、BがいずれもOffの場合は、3個の出力バッファのうち、スイッチA、Bが接続されていない1個の出力バッファのみからボンディングパッドBP(DQ)に出力されるため、WL−CSPのドライバビリティは最小となる。 Therefore, since when the switch A, the B is either Off, output of the three output buffers, switches A, only one output buffer that is not connected B to the bonding pads BP (DQ), WL-CSP of drivability is minimized. また、スイッチA、Bのいずれか一方がONで他方がOffの場合は、2個の出力バッファからボンディングパッドBP(DQ)に出力されるため、WL−CSPのドライバビリティは、スイッチA、BがいずれもOffの場合の2倍となる。 Also, if switches A, on the other hand one is ON B is Off, for output from the two output buffers to the bonding pad BP (DQ), WL-CSP driveability, the switches A, B but both also doubled in the case of Off. また、スイッチA、BがいずれもONの場合は、3個の出力バッファからボンディングパッドBP(DQ)に出力されるため、WL−CSPのドライバビリティは、スイッチA、BがいずれもOffの場合の3倍となる。 Also, if switches A, both B is ON, to be outputted from the three output buffers to the bonding pad BP (DQ), WL-CSP driveability, if switch A, both B is Off It is three times the.
WL−CSPのドライバビリティを切り換えるには、スイッチAに接続されたボンディングパッドBP(A)およびスイッチBに接続されたボンディングパッドBP(B)のそれぞれに半田バンプ14を通じてハイレベル(Vdd)またはローレベル(Vss)のいずれかを入力する。 To switch the WL-CSP drivability, the bonding pads BP (A) and respectively through the solder bumps 14 high-level connected to the switch B the bonding pads BP (B) (Vdd) or low which is connected to the switch A enter one level (Vss). 例えばスイッチAをONにするには、図46(a)に示すように、スイッチAに接続されたボンディングパッドBP(A)に半田バンプ14を通じてハイレベル(Vdd)を入力する。 For example, the switch A is turned ON, as shown in FIG. 46 (a), and inputs a high level (Vdd) through the solder bumps 14 to bonding pads BP which is connected to a switch A (A). また、スイッチAをOffにするには、図46(b)に示すように、スイッチAに接続されたボンディングパッドBP(A)に半田バンプ14を通じてローレベル(Vss)を入力する。 Furthermore, the switch A to the Off, as shown in FIG. 46 (b), and inputs a low level (Vss) through the solder bumps 14 to bonding pads BP which is connected to a switch A (A). 同様に、スイッチBをONにするには、図46(a)に示すように、スイッチBに接続されたボンディングパッドBP(B)に半田バンプ14を通じてハイレベル(Vdd)を入力する。 Similarly, to turn ON the switch B, as shown in FIG. 46 (a), and inputs a high level (Vdd) through the solder bumps 14 to bonding pads BP which is connected to the switch B (B). また、スイッチBをOffにするには、図46(b)に示すように、スイッチBに接続されたボンディングパッドBP(B)に半田バンプ14を通じてローレベル(Vss)を入力する。 Furthermore, the switch B To Off, as shown in FIG. 46 (b), and inputs a low level (Vss) through the solder bumps 14 to bonding pads BP which is connected to the switch B (B).
上記の例では、出力バッファのドライバビリティを3段階に切り換えたが、ドライバビリティを4段階以上に切り換えることができることは勿論である。 In the above example, switch the drivability of the output buffer in three steps, it is of course possible to switch the drivability over 4 stages. 例えば、図47に示すI/Oドライブ回路は、図42に示したI/Oドライブ回路と図45に示したI/Oドライブ回路とを組み合わせたものである。 For example, I / O drive circuit shown in FIG. 47 is a combination of the I / O driver circuit shown in I / O drive circuit and Figure 45 shown in FIG. 42. すなわち、このI/Oドライブ回路は、ドライバビリティの異なる3個の出力バッファにスイッチA、B、Cを接続している。 That is, the I / O drive circuit, switch A, connects B, and C in the three output buffers having different drivability. そのため、半田バンプ14のレイアウトを変えて3個のスイッチA、B、CのON/Offを切り換えることによって、出力バッファのドライバビリティを1倍から6倍の範囲で6段階に切り換えることができる。 Therefore, the switch A 3 pieces of changing the layout of the solder bumps 14, B, by switching the ON / Off of C, and drivability of the output buffer in the range of 6 times from 1x can be switched to six stages.
例えば、図48に示す例では、スイッチAに接続されたボンディングパッドBP(A)に半田バンプ14を通じてハイレベル(Vdd)が入力され、スイッチBに接続されたボンディングパッドBP(B)およびスイッチCに接続されたボンディングパッドBP(C)に他の半田バンプ14、14を通じてそれぞれローレベル(Vss)が入力される。 For example, in the example shown in FIG. 48, the high level to the bonding pad BP which is connected to a switch A (A) through the solder bumps 14 (Vdd) is inputted, the bonding pads BP (B) which is connected to the switch B and switch C low level, respectively (Vss) is input through the other solder bumps 14, 14 connected to the bonding pads BP (C) to. 従って、この場合は、スイッチAがON、スイッチB、CがOffとなるため、スイッチAが接続された最小のドライバビリティを有する出力バッファのみからボンディングパッドBP(DQ)に出力され、WL−CSPのドライバビリティが最小となる。 Therefore, in this case, the switch A is ON, the switch B, C is Off, the output from only the output buffer having a minimum drivability switch A is connected to the bonding pads BP (DQ), WL-CSP drivability is a minimum of.
上記の例では、1個のnチャネル型MOSトランジスタでスイッチを構成したが、例えば1個のpチャネル型MOSトランジスタやCMOS回路など、ハイレベル/ローレベルの信号入力によってON/Offが切り換わる任意の素子や回路をスイッチとして使用することができる。 In the above example, to configure the switch in one of n-channel type MOS transistor, for example, one of the p-channel type MOS transistors or CMOS circuits, switches the ON / Off by a signal input of the high level / low level any the elements and circuits can be used as a switch.
このように、本実施の形態7によれば、半田バンプ14のレイアウトを変更するだけで出力バッファのドライバビリティを容易に切り換えることができる。 Thus, according to the seventh embodiment, it is possible to switch the drivability of the output buffer easily only by changing the layout of the solder bumps 14.
(実施の形態8) (Embodiment 8)
前記実施の形態7では、半田バンプ14のレイアウトを変更することによって、出力バッファのドライバビリティを切り換える方法について説明したが、本実施の形態8では、出力バッファの電圧(I/O電圧)を切り換える方法について説明する。 In the seventh embodiment, by changing the layout of the solder bumps 14, have been described how to switch the drivability of the output buffer, in the eighth embodiment, switching the voltage of the output buffer (I / O voltage) a description will be given of a method.
LSIから出力される信号の電圧が外部負荷に対して最適化されていないと、信号伝送線路に不要な電圧振幅が発生し、ノイズや消費電力の増加を引き起こすことがある。 When the voltage of the signal output from the LSI is not optimized for the external load, unnecessary voltage amplitude is generated in the signal transmission line, which may cause an increase in noise and power consumption. また、電圧振幅が大きいと、回路の高速動作を妨げる原因にもなる。 Further, when the voltage amplitude is large, even cause that prevents the high-speed operation of the circuit. このようなノイズや消費電力の増加を防いだり、高速動作を実現したりするためには、LSIの動作電圧、すなわちI/O電圧を外部負荷に応じて最適化することによって、出力信号の電圧振幅を小さくすることが有効である。 Guests prevent such an increase in noise and power consumption, in order to or to realize high-speed operation, the operating voltage of the LSI, i.e., by optimizing in accordance with I / O voltage to an external load, the voltage of the output signal it is effective to reduce the amplitude.
本実施の形態8では、最適なI/O電圧を選択する方法として、バンプランド2A上に半田バンプ14を接続する際、そのレイアウトの一部を変更するという方法を用いる。 In Embodiment 8, a method of selecting an optimal I / O voltage, when connecting the solder bumps 14 on the bump land 2A, using a method of changing the part of the layout. 以下、半田バンプ14のレイアウトの変更によって、動作電圧を切り換える方法の具体例を説明する。 Hereinafter, the layout change of the solder bumps 14, a specific example of a method of switching the operating voltage.
図49は、WL−CSP内に形成されたI/O電圧振幅可変回路のブロック図である。 Figure 49 is a block diagram of the I / O voltage amplitude varying circuit formed in the WL-CSP. このI/O電圧振幅可変回路は、I/Oドライブ回路とそれに接続された内部降圧回路とで構成されている。 The I / O voltage amplitude varying circuit is constituted by an internal step-down circuit connected thereto and an I / O drive circuit. I/Oドライブ回路には、Al合金配線を介してボンディングパッドBP(DQ)が接続されており、内部降圧回路には、Al合金配線を介してボンディングパッドBP1が接続されている。 The I / O driver circuit are connected bonding pads BP (DQ) via the Al alloy wiring, the internal step-down circuit, the bonding pads BP1 is connected via the Al alloy wiring.
図50は、上記内部降圧回路の構成の一例を示すブロック図である。 Figure 50 is a block diagram showing an example of the configuration of the internal step-down circuit. この内部降圧回路は、例えばCMOSゲートなどで構成された論理回路、nチャネル型MOSトランジスタで構成されたスイッチ(a、b、c)、および抵抗素子(R1、R2、R3)によって構成されている。 The internal step-down circuit is configured, for example a logic circuit which is constituted by a CMOS gate, switch comprised of the n-channel type MOS transistor (a, b, c), and the resistance element (R1, R2, R3) . 論理回路には、ボンディングパッドBP1を通じてハイレベル(Vdd)またはローレベル(Vss)の電圧が入力されるか、何も入力されない。 The logic circuit, or a high-level voltage through the bonding pad BP1 (Vdd) or low level (Vss) is input, nothing is entered. そして、図51の論理図に示すように、上記3つの状態に応じて論理回路の出力(A、B、C)からハイレベルまたはローレベルの電圧が出力される。 Then, as shown in the logic diagram of Figure 51, the output of the logic circuit in response to the three states (A, B, C) the voltage of the high level or low level is output from.
一方、電源電圧(vddq)と基準電圧(vss)との間には3つの抵抗素子(R1、R2、R3)が直列に接続され、これらの抵抗素子(R1、R2、R3)によって分圧された電圧がvddq、vddq1およびvddq2として生成される。 On the other hand, between the power supply voltage (vddq) and reference voltage (vss) 3 single resistor element (R1, R2, R3) are connected in series, divided by the resistor elements (R1, R2, R3) voltage is generated as vddq, vddq1 and VDDQ2. 例えばvddq=3.3V、R1=100kΩ、R2=87.5kΩ、R3=225kΩとすると、vddq1=2.5V、vddq2=1.8Vという電圧が得られる。 For example vddq = 3.3V, R1 = 100kΩ, R2 = 87.5kΩ, When R3 = 225kΩ, vddq1 = 2.5V, a voltage is obtained that VDDQ2 = 1.8V.
また、これらの抵抗素子(R1、R2、R3)にはスイッチ(a、b、c)が接続されており、論理回路の出力(A、B、C)の電圧レベル(ハイまたはロー)に応じてスイッチ(a、b、c)がON/Offされるようになっている。 Further, according to the voltage level of the resistor elements (R1, R2, R3) to the switch (a, b, c) is connected, the output of the logic circuit (A, B, C) (high or low) so that the switch (a, b, c) is oN / Off Te. そして、これらのスイッチ(a、b、c)のON/Offの組み合わせによって、上記3種類の電圧(vddq、vddq1、vddq2)のいずれかが最終的な電圧(VCL−out)として出力され、I/Oドライブ回路のI/O電圧が決定される。 Then, by the combination of ON / Off of the switches (a, b, c), any of the three types of voltage (vddq, vddq1, vddq2) is output as the final voltage (VCL-out), I / I / O voltage of the O drive circuit is determined.
WL−CSPのI/O電圧を切り換えるには、図52に示すように、前記論理回路に接続されたボンディングパッドBP1に半田バンプ14を通じてハイレベル(Vdd)またはローレベル(Vss)のいずれかを入力するか、あるいは入力無しとする。 To switch the I / O voltage of the WL-CSP, as shown in FIG. 52, one of the high level through the solder bumps 14 to bonding pads BP1 connected to the logic circuit (Vdd) or low level (Vss) enter, or as an input without. 例えば同図(a)に示すように、ボンディングパッドBP1を入力無しにした場合は、図51に示す論理図から、内部降圧回路の3個のスイッチ(a、b、c)のうち、スイッチaのみがONとなり、vddq=3.3Vが出力電圧(VCL−out)となるため、I/Oドライブ回路のI/O電圧は最大の3.3Vとなる。 For example, as shown in FIG. 6 (a), if you without input bonding pads BP1, from the logic diagram shown in FIG. 51, three switches internal step-down circuit (a, b, c) of the switch a only for turned ON, vddq = 3.3V becomes the output voltage (VCL-out), I / O voltage of the I / O drive circuit becomes maximum 3.3V. また、図52(b)に示すように、ボンディングパッドBP1に半田バンプ14を通じてハイレベル(Vdd)を入力した場合は、内部降圧回路のスイッチbのみがONとなり、vddq1=2.5Vが出力電圧(VCL−out)となるため、I/Oドライブ回路のI/O電圧はvddq2=2.5Vとなる。 Further, as shown in FIG. 52 (b), if you enter a high level (Vdd) through the solder bumps 14 to bonding pads BP1, only the switch b of the internal step-down circuit is turned ON, vddq1 = 2.5V output voltage (VCL-out), and therefore, I / O voltage of the I / O drive circuit becomes VDDQ2 = 2.5V. また、同図(c)に示すように、ボンディングパッドBP1に半田バンプ14を通じてローレベル(Vss)を入力した場合は、スイッチcのみがONとなり、vddq1=1.8Vが出力電圧(VCL−out)となるため、I/O電圧は1.8Vとなる。 Further, as shown in FIG. (C), if you enter a low level (Vss) through the solder bumps 14 to bonding pads BP1, only the switch c is turned ON, vddq1 = 1.8V output voltage (VCL-out ), and therefore, I / O voltage is 1.8V.
このように、ボンディングパッドBP1に接続される半田バンプ14のレイアウトを変更することにより、WL−CSPから出力される信号の電圧を外部負荷に対して最適化することができる。 Thus, by changing the layout of the solder bumps 14 which are connected to the bonding pads BP1, can be optimized with respect to the external load voltage of the signal output from the WL-CSP. これにより、信号伝送線路の電圧振幅を小さくすることができるので、ノイズや消費電力を低減したり、高速動作を実現したりすることが可能になる。 Thus, it is possible to reduce the voltage amplitude of the signal transmission line, or to reduce noise and power consumption, it is possible or high speed operation. なお、この例では、I/O電圧を3段階に切り換えたが、4段階以上に切り換えることができることは勿論である。 In this example, switches the I / O voltage in three stages, it is a matter of course that can be switched to four or more levels. また、スイッチとしては、ハイレベル/ローレベルの信号入力によってON/Offが切り換わる任意の素子や回路を使用することができる。 As the switch can use any element or circuit switched is ON / Off by a signal input of the high level / low level.
本実施の形態8によれば、半田バンプ14のレイアウトを変更するだけで出力バッファの出力バッファのI/O電圧を容易に切り換えることができる。 According to the eighth embodiment, the I / O voltage of the output buffer of the output buffer by simply changing the layout of the solder bumps 14 can be easily switched.
(実施の形態9) (Embodiment 9)
本実施の形態9では、半田バンプ14のレイアウトを変更することによって、出力バッファのスルーレートを切り換える方法について説明する。 In Embodiment 9, by changing the layout of the solder bumps 14, a description will be given of a method for switching the slew rate of the output buffer.
一般に、LSIから出力される信号のパルス波は、その電圧波形が滑らかになる程、すなわち電圧波形の傾きが大きくなる程、信号の遅延(ディレイ)が大きくなる反面、ノイズは低減される。 In general, a pulse wave of a signal output from an LSI, as the the voltage waveform becomes smooth, i.e. higher the slope of the voltage waveform is increased, although the delay of a signal (delay) increases, the noise is reduced. 従って、動作速度よりもノイズの低減を優先したい場合は、信号の電圧波形の傾き(スルーレート)を大きくすることが望ましく、他方、ノイズが無視できる場合は、スルーレートを小さくして動作速度を向上させることが望ましい。 Therefore, if you want to give priority to the reduction of noise than the operating speed, it is desirable to increase the gradient of the signal of the voltage waveform (slew rate), on the other hand, if the noise is negligible, the operating speed by reducing the slew rate it is desirable to improve.
本実施の形態9では、最適なスルーレートを選択する方法として、バンプランド2A上に半田バンプ14を接続する際、そのレイアウトの一部を変更するという方法を用いる。 In Embodiment 9, as a method for selecting an optimum slew rate, when connecting the solder bumps 14 on the bump land 2A, using a method of changing the part of the layout. 以下、半田バンプ14のレイアウトの変更によって、スルーレートを切り換える方法の具体例を説明する。 Hereinafter, the layout change of the solder bumps 14, a specific example of a method of switching the slew rate.
図53は、WL−CSP内に形成されたスルーレート可変回路のブロック図である。 Figure 53 is a block diagram of a slew rate varying circuit formed in the WL-CSP. このスルーレート可変回路は、スルーレートが異なる3個のI/Oドライブ回路(A、B、C)によって構成されている。 The slew rate varying circuit is constituted by a slew rate different three I / O drive circuit (A, B, C). I/Oドライブ回路(A、B、C)の出力(out1、out2、out3)は、Al合金配線を介してボンディングパッドBP(DQ1)、BP(DQ2)、BP(DQ3)に接続されている。 I / O driver circuit (A, B, C) output (out1, out2, out3) are bonding pads BP (DQ1) via the Al alloy wiring, and is connected to BP (DQ2), BP (DQ3) .
図54に示すように、3個のI/Oドライブ回路(A、B、C)のそれぞれは、プリバッファ回路と最終段バッファ回路とによって構成されている。 As shown in FIG. 54, three I / O drive circuit (A, B, C) each are constituted by a pre-buffer circuit and a final stage buffer circuit. プリバッファ回路は、例えば図55に示すような回路で構成され、最終段バッファ回路は、例えば図56に示すような回路で構成されている。 Pre-buffer circuit, for example, a circuit as shown in FIG. 55, the final stage buffer circuit is constituted by a circuit shown in FIG. 56 for example. プリバッファ回路のD端子は信号入力端子、ENは最終段バッファ回路の出力をON/Offするイネーブル端子である。 D terminal of the pre-buffer circuit is a signal input terminal, EN enable terminal of ON / Off the output of the final stage buffer circuit.
図57は、I/Oドライブ回路(A、B、C)に形成された上記nチャネル型MOSトランジスタ(MN1、MN2)およびpチャネル型MOSトランジスタ(MP1、MP2)のW/L比(W=ゲート長、L=ゲート幅)を示している。 Figure 57 is, I / O driver circuit (A, B, C) which is formed in the n-channel type MOS transistors (MN1, MN2) and p-channel type MOS transistors (MP1, MP2) W / L ratio (W = gate length shows L = gate width). 図示のように、I/Oドライブ回路BのMOSトランジスタ(MN1、MN2、MP1、MP2)は、I/Oドライブ回路AのMOSトランジスタ(MN1、MN2、MP1、MP2)に比べてW/L比が半分である。 As shown, I / O driver circuit B of the MOS transistors (MN1, MN2, MP1, MP2) is, MOS transistors of the I / O drive circuit A (MN1, MN2, MP1, MP2) W / L ratio than the There is a half. また、I/Oドライブ回路CのMOSトランジスタ(MN1、MN2、MP1、MP2)は、I/Oドライブ回路AのMOSトランジスタ(MN1、MN2、MP1、MP2)に比べてW/L比が3分の1である。 Further, I / O driver circuit C of the MOS transistor (MN1, MN2, MP1, MP2) is, MOS transistors of the I / O drive circuit A (MN1, MN2, MP1, MP2) W / L ratio than the 3 minutes it is of 1. MOSトランジスタのドライバビリティは、W/L比に比例するため、I/Oドライブ回路CのMOSトランジスタ(MN1、MN2、MP1、MP2)のドライバビリティを1とした場合、I/Oドライブ回路BのMOSトランジスタ(MN1、MN2、MP1、MP2)のドライバビリティはその2倍、I/Oドライブ回路AのMOSトランジスタ(MN1、MN2、MP1、MP2)のドライバビリティは3倍である。 Drivability of MOS transistors is proportional to W / L ratio, when the 1 drivability of the I / O driver circuit C of the MOS transistor (MN1, MN2, MP1, MP2), the I / O driver circuit B MOS transistors (MN1, MN2, MP1, MP2) drivability is twice that of, MOS transistors (MN1, MN2, MP1, MP2) drivability of the I / O drive circuit a is three times. 従って、プリバッファ回路の3つの出力(P1、P2、P3)間のタイミングのずれは、I/Oドライブ回路A、B、Cの順に大きくなる。 Therefore, three output (P1, P2, P3) difference in timing between the pre-buffer circuit is greater I / O drive circuit A, B, in the order of C. 同様に、プリバッファ回路の3つの出力(N1、N2、N3)間のタイミングのずれも、I/Oドライブ回路A、B、Cの順に大きくなる。 Similarly, three outputs (N1, N2, N3) difference in timing between the pre-buffer circuit, a large I / O drive circuit A, B, in the order of C.
前記図56に示した最終段バッファ回路は、前段、中段および後段のCMOSトランジスタを並列に接続した回路で構成されており、これら3段のCMOSトランジスタをONにするタイミングの差によって、出力される信号の電圧波形の傾き(スルーレート)が変化する。 The final stage buffer circuit shown in FIG. 56, the front stage is constituted by a circuit connected to the middle and the rear stage of the CMOS transistor in parallel, by the difference in the timing of the ON CMOS transistors of these three stages, the output slope of the signal of the voltage waveform (slew rate) is changed. 前述したように、プリバッファ回路の出力間のタイミングのずれは、I/Oドライブ回路Aのそれを1とした場合、I/Oドライブ回路Bはその2倍、I/Oドライブ回路Cは3倍である。 As described above, the deviation of timing between the output of the pre-buffer circuit, when the 1 its I / O drive circuit A, I / O driver circuit B is twice as large, I / O driver circuit C is 3 it is twice. 従って、I/Oドライブ回路Aのスルーレートを1とした場合、I/Oドライブ回路Bのスルーレートはその2倍、I/Oドライブ回路Cのスルーレートは3倍となる。 Therefore, when a 1 a slew rate of the I / O drive circuit A, the slew rate of the I / O driver circuit B is twice the slew rate of the I / O driver circuit C is three times.
WL−CSPから出力される信号の電圧波形の傾き(スルーレート)を切り換えるには、図58に示すように、DQピンを構成する半田バンプ14(外部接続端子)を、ボンディングパッドBP(DQ1、DQ2、DQ3)に接続された3個のバンプランド2Aのいずれかに接続すればよい。 To switch the gradient of the voltage waveform of the signal output from the WL-CSP (slew rate), as shown in FIG. 58, the solder constituting the DQ pin bump 14 (external connection terminal), the bonding pads BP (DQ1, DQ2, may be connected to one of the three bump land 2A connected to DQ3). 例えば同図(a)のケースでは、DQピンを構成する半田バンプ14が再配線2を介してボンディングパッドBP(DQ1)に接続されている。 For example, in the case of FIG. (A), solder bump 14 constituting the DQ pin is connected to the bonding pads BP (DQ1) via a rewiring 2. この場合は、DQピンを構成する半田バンプ14がボンディングパッドBP(DQ1)を通じてI/Oドライブ回路Aの出力(out1)に接続されるため、WL−CSPのスルーレートは最小となる。 In this case, since the solder bumps 14 constituting the DQ pin is connected to the output of the I / O drive circuit A (out1) through the bonding pads BP (DQ1), the slew rate of the WL-CSP is minimized. また、同図(b)のケースでは、DQピン(半田バンプ14)が再配線2を介してボンディングパッドBP(DQ2)に接続されている。 Further, in the case of FIG. (B), DQ pin (solder bumps 14) are connected to the bonding pads BP (DQ2) via the rewiring 2. この場合は、DQピン(半田バンプ14)がボンディングパッドBP(DQ2)を通じてI/Oドライブ回路Bの出力(out2)に接続されるため、WL−CSPのスルーレートは、同図(a)のケースの2倍となる。 In this case, since the DQ pins (solder bumps 14) is connected to the output (out2) of the I / O driver circuit B through the bonding pads BP (DQ2), the slew rate of the WL-CSP is in FIG (a) It is twice the case. また、同図(c)のケースでは、DQピン(半田バンプ14)が再配線2を介してボンディングパッドBP(DQ3)に接続されている。 Further, in the case of FIG. (C), DQ pin (solder bumps 14) are connected to the bonding pads BP (DQ3) via the rewiring 2. この場合は、DQピン(半田バンプ14)がボンディングパッドBP(DQ3)を通じてI/Oドライブ回路Cの出力(out3)に接続されるため、WL−CSPのスルーレートは、同図(a)のケースの3倍となる。 In this case, since the DQ pins (solder bumps 14) is connected to the output of the I / O driver circuit C (out3) through the bonding pads BP (DQ3), the slew rate of the WL-CSP is in FIG (a) It is three times the case.
図59は、スルーレート可変回路の他の例を示している。 Figure 59 shows another example of the slew rate varying circuit. このスルーレート可変回路は、1個の出力バッファとその入力側に接続されたスルーレートコントロールスイッチ回路とで構成されている。 The slew rate variable circuit is configured by one output buffer and the slew rate control switch circuit connected to the input side. スルーレートコントロールスイッチ回路には、ボンディングパッドBP1を通じてハイレベル(Vdd)またはローレベル(Vss)の電圧が入力されるか、何も入力されない。 The slew rate control switch circuit, or a high-level voltage through the bonding pad BP1 (Vdd) or low level (Vss) is input, nothing is entered. そして、上記3つの状態に応じてから出力バッファからスルーレートの異なる信号が出力される。 The different signal slew rate from the output buffer from the response to the three states are output.
図60(a)に示すように、上記スルーレートコントロールスイッチ回路は、論理回路と、nチャネル型MOSトランジスタで構成された3個のスイッチ(a、b、c)と、W/L比が等しい3個のnチャネル型MOSトランジスタとで構成されている。 As shown in FIG. 60 (a), the slew rate control switch circuit includes a logic circuit, three switches constituted by n-channel type MOS transistor (a, b, c) and, W / L ratios are equal It is composed of three n-channel type MOS transistor. 論理回路には、ボンディングパッドBP1を通じてハイレベル(Vdd)またはローレベル(Vss)の電圧が入力されるか、何も入力されない。 The logic circuit, or a high-level voltage through the bonding pad BP1 (Vdd) or low level (Vss) is input, nothing is entered. そして、図61の論理図に示すように、上記3つの状態に応じて論理回路の出力(A、B、C)からハイレベルまたはローレベルの電圧が出力され、3個のスイッチ(a、b、c)のON/Offが切り換えられることによって、出力信号のスルーレートが1倍、2倍または3倍のいずれかとなる。 Then, as shown in the logic diagram of Figure 61, the output of the logic circuit in response to the three states (A, B, C) the voltage of the high level or low level is output from the three switches (a, b by ON / Off of c) is switched, the slew rate is 1 times the output signal, and either 2 or 3 times.
図60(b)に示すように、上記スルーレートコントロールスイッチ回路は、論理回路と、pチャネル型MOSトランジスタで構成されたスイッチ(a、b、c)と、W/L比が等しいpチャネル型MOSトランジスタとで構成してもよい。 As shown in FIG. 60 (b), the slew rate control switch circuit, a logic circuit and, p-channel type MOS transistor switches that are configured with (a, b, c) and, W / L ratio is equal p-channel type it may be constituted by a MOS transistor. また、図60(a)に示した回路と同図(b)に示した回路とを組み合わせてもよい。 Further, it may be combined with the circuit shown in the circuit and FIG. (B) shown in FIG. 60 (a).
WL−CSPのスルーレートを切り換えるには、図62に示すように、前記論理回路に接続されたボンディングパッドBP1に半田バンプ14を通じてハイレベル(Vdd)またはローレベル(Vss)のいずれかを入力するか、あるいは入力無しとする。 To switch the slew rate of the WL-CSP, as shown in FIG. 62, to enter one of the high level through the solder bumps 14 to bonding pads BP1 connected to the logic circuit (Vdd) or low level (Vss) or, or as an input without. 例えば同図(a)に示すように、ボンディングパッドBP1を入力無しにした場合は、図61に示す論理図から、スルーレートコントロールスイッチ回路の3個のスイッチ(a、b、c)のうち、スイッチaのみがONとなるので、出力信号のスルーレートは最小(1倍)となる。 For example, as shown in FIG. 6 (a), if you without input bonding pads BP1, from the logic diagram shown in FIG. 61, three switches slew rate control switch circuit (a, b, c) of, since only the switch a is ON, the slew rate of the output signal is minimized (1x). また、図62(b)に示すように、ボンディングパッドBP1に半田バンプ14を通じてハイレベル(Vdd)を入力した場合は、スルーレートコントロールスイッチ回路の3個のスイッチ(a、b、c)のうち、スイッチbのみがONとなるので、出力信号のスルーレートは2倍となる。 Further, as shown in FIG. 62 (b), if you enter a high level (Vdd) through the solder bumps 14 to bonding pads BP1, 3 pieces of switch slew rate control switch circuit (a, b, c) of since only the switch b is ON, the slew rate of the output signal is doubled. また、同図(c)に示すように、ボンディングパッドBP1に半田バンプ14を通じてローレベル(Vss)を入力した場合は、スルーレートコントロールスイッチ回路の3個のスイッチ(a、b、c)のうち、スイッチcのみがONとなるので、出力信号のスルーレートは最大(3倍)となる。 Further, as shown in FIG. (C), if you enter a low level (Vss) through the solder bumps 14 to bonding pads BP1, 3 pieces of switch slew rate control switch circuit (a, b, c) of since only the switch c is ON, the slew rate of the output signal becomes the maximum (3 times).
このように、ボンディングパッドBP1に接続される再配線2のパターンを変更することにより、WL−CSPから出力される信号のスルーレートを変えることができるので、出力信号のノイズを低減することができる。 Thus, by changing the re-wiring 2 of the pattern to be connected to the bonding pads BP1, it is possible to change the slew rate of the signal output from the WL-CSP, it is possible to reduce the noise of the output signal . なお、この例では、スルーレートを3段階に切り換えたが、4段階以上に切り換えることができることは勿論である。 In this example, it switches the slew rate in three stages, it is a matter of course that can be switched to four or more levels. また、スイッチとしては、ハイレベル/ローレベルの信号入力によってON/Offが切り換わる任意の素子や回路を使用することができる。 As the switch can use any element or circuit switched is ON / Off by a signal input of the high level / low level.
本実施の形態9によれば、半田バンプ14のレイアウトを変更するだけで出力バッファのスルーレートを容易に切り換えることができる。 According to the ninth embodiment, it is possible to switch the slew rate of the output buffer easily only by changing the layout of the solder bumps 14.
図63は、SRAMが形成された本実施形態9のWL−CSPをパッケージ基板15の主面上にフェイスダウン・ボンディングしたBGAである。 Figure 63 is a BGA was face-down bonding on the main surface of the package substrate 15 a WL-CSP of the embodiment 9 in which SRAM is formed. パッケージ基板15は、樹脂基板にCu配線を形成した汎用のプリント配線基板で構成されており、その裏面(下面)の電極パッド16には、BGAの外部接続端子を構成する複数個の半田バンプ17が接続されている。 The package substrate 15 is constituted by a general-purpose printed circuit board forming a Cu wiring on the resin substrate, the electrode pad 16 of the back surface (lower surface) has a plurality of solder bumps 17 which constitute the BGA of the external connection terminals There has been connected. WL−CSPは、チップ51Bの主面に形成された複数個の半田バンプ14のそれぞれを、パッケージ基板15の主面の対応する電極パッド16に接続するフリップチップ方式によって実装されている。 WL-CSP is the each of the plurality of solder bumps 14 formed on the main surface of the chip 51B, are mounted by a flip chip method for connecting to the corresponding electrode pads 16 of the main surface of the package substrate 15. WL−CSP(チップ51B)とパッケージ基板15との隙間には、例えばシリコンフィラーを添加したエポキシ樹脂からなるアンダーフィル樹脂18が充填されている。 The gap between the WL-CSP (chip 51B) and the package substrate 15, for example, the under-fill resin 18 composed of a silicon filler from the added epoxy resin is filled. また、WL−CSP(チップ51B)の裏面(上面)には、金属製の保護プレート19が接着剤23によって貼り付けられている。 Further, the WL-CSP backside of (chip 51B) (top), the metal protection plate 19 is attached by adhesive 23.
以上、本発明者によってなされた発明を実施の形態1〜実施の形態9に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Above, the invention made by the inventors has been concretely described based on the ninth embodiment 1 embodiment embodiment, the present invention is not limited to the above embodiments, without departing from the scope and spirit thereof but that various changes may be.
例えば、再配線は、メッキ法以外にも、スパッタリング法やCVD法などで形成することができる。 For example, re-wiring, besides a plating method, can be formed by a sputtering method or a CVD method. 再配線材料は、Cu、Ni以外の金属で構成することもできる。 Rewiring material may also be configured Cu, a metal other than Ni.
また、DRAMやSRAM以外にも、不揮発性記憶素子を用いた各種メモリ、あるいはマイコンなどの各種論理LSIに適用することができる。 In addition to the DRAM or SRAM, it can be applied to various logic LSI such as various memory or microcomputer, using a nonvolatile memory element.
産業上の利用可能性外部接続端子のレイアウトを変更することにより、半導体集積回路装置の特性選択または機能選択をウエハ単位で容易に行うことができる。 By changing the layout of the availability external connection terminals on the industry, it is possible to easily perform the characteristic selection or function selection of the semiconductor integrated circuit device in a wafer basis. 特に、複数の機能の一つを選択したり、複数の特性の一つを選択したりすることが容易にできる。 In particular, to select one of a plurality of functions, can be easily or select one of a plurality of characteristics.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
図1は、本発明の一実施の形態である半導体集積回路装置の外観を示す斜視図である。 Figure 1 is a perspective view showing an appearance of a semiconductor integrated circuit device according to an embodiment of the present invention.
図2は、本発明の一実施の形態である半導体集積回路装置の再配線(再配線層)およびボンディングパッドを示す斜視図である。 Figure 2 is a perspective view showing a rewiring (rewiring layer) and bonding pads of the semiconductor integrated circuit device according to an embodiment of the present invention.
図3は、図2の要部拡大平面図である。 Figure 3 is an enlarged plan view of FIG.
図4は、図3のA−A線に沿った断面図である。 Figure 4 is a sectional view taken along line A-A of FIG.
図5は、本発明の一実施の形態である半導体集積回路装置の製造工程を示すフロー図である。 Figure 5 is a flow diagram showing a manufacturing process of the semiconductor integrated circuit device according to an embodiment of the present invention.
図6は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す平面図である。 Figure 6 is a plan view illustrating the method for manufacturing the semiconductor integrated circuit device according to an embodiment of the present invention.
図7は、図6の一部を拡大して示す平面図である。 Figure 7 is a plan view showing an enlarged part of FIG.
図8は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。 Figure 8 is a fragmentary cross-sectional view showing a manufacturing method of a semiconductor integrated circuit device according to an embodiment of the present invention.
図9は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。 Figure 9 is a fragmentary cross-sectional view showing a manufacturing method of a semiconductor integrated circuit device according to an embodiment of the present invention.
図10は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部平面図である。 Figure 10 is a fragmentary plan view showing a manufacturing method of a semiconductor integrated circuit device according to an embodiment of the present invention.
図11は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。 Figure 11 is a fragmentary cross-sectional view showing a manufacturing method of a semiconductor integrated circuit device according to an embodiment of the present invention.
図12は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。 Figure 12 is a fragmentary cross-sectional view showing a manufacturing method of a semiconductor integrated circuit device according to an embodiment of the present invention.
図13は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。 Figure 13 is a fragmentary cross-sectional view showing a manufacturing method of a semiconductor integrated circuit device according to an embodiment of the present invention.
図14は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部平面図である。 Figure 14 is a fragmentary plan view showing a manufacturing method of a semiconductor integrated circuit device according to an embodiment of the present invention.
図15は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。 Figure 15 is a fragmentary cross-sectional view showing a manufacturing method of a semiconductor integrated circuit device according to an embodiment of the present invention.
図16は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。 Figure 16 is a fragmentary cross-sectional view showing a manufacturing method of a semiconductor integrated circuit device according to an embodiment of the present invention.
図17は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。 Figure 17 is a fragmentary cross-sectional view showing a manufacturing method of a semiconductor integrated circuit device according to an embodiment of the present invention.
図18は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す斜視図である。 Figure 18 is a perspective view showing a manufacturing method of a semiconductor integrated circuit device according to an embodiment of the present invention.
図19は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。 Figure 19 is a fragmentary cross-sectional view showing a manufacturing method of a semiconductor integrated circuit device according to an embodiment of the present invention.
図20(a)〜(d)は、機能選択用バンプランドと外部接続端子との接続状態を示す平面図である。 Figure 20 (a) ~ (d) is a plan view showing a connection state between the function selection bump lands and the external connection terminal.
図21は、機能選択用ボンディングパッドに接続された入力回路を示すブロック図である。 Figure 21 is a block diagram showing an input circuit connected to the function selecting bonding pads.
図22は、機能選択用ボンディングパッドに入力される電圧と機能との対応関係を説明する図である。 Figure 22 is a diagram for explaining the correspondence relationship between the voltage and functions that are input to the function selection bonding pad.
図23(a)、(b)は、本発明の一実施の形態である半導体集積回路装置の製造に用いる半田印刷マスクの要部平面図である。 Figure 23 (a), (b) is a fragmentary plan view of a solder printing mask used in the manufacture of a semiconductor integrated circuit device according to an embodiment of the present invention.
図24は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す斜視図である。 Figure 24 is a perspective view showing a manufacturing method of a semiconductor integrated circuit device according to an embodiment of the present invention.
図25は、本発明の一実施の形態である半導体集積回路装置を用いたBGAの断面図である。 Figure 25 is a cross-sectional view of a BGA using a semiconductor integrated circuit device according to an embodiment of the present invention.
図26は、本発明の他の実施の形態である半導体集積回路装置の製造工程を示すフロー図である。 Figure 26 is a flowchart showing a manufacturing process of a semiconductor integrated circuit device in another embodiment of the present invention.
図27は、本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。 Figure 27 is a fragmentary cross-sectional view showing a manufacturing method of a semiconductor integrated circuit device in another embodiment of the present invention.
図28は、本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。 Figure 28 is a fragmentary cross-sectional view showing a manufacturing method of a semiconductor integrated circuit device in another embodiment of the present invention.
図29は、本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。 Figure 29 is a fragmentary cross-sectional view showing a manufacturing method of a semiconductor integrated circuit device in another embodiment of the present invention.
図30は、本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。 Figure 30 is a fragmentary cross-sectional view showing a manufacturing method of a semiconductor integrated circuit device in another embodiment of the present invention.
図31は、本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。 Figure 31 is a fragmentary cross-sectional view showing a manufacturing method of a semiconductor integrated circuit device in another embodiment of the present invention.
図32は、本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。 Figure 32 is a fragmentary cross-sectional view showing a manufacturing method of a semiconductor integrated circuit device in another embodiment of the present invention.
図33は、本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。 Figure 33 is a fragmentary cross-sectional view showing a manufacturing method of a semiconductor integrated circuit device in another embodiment of the present invention.
図34は、本発明の他の実施の形態である半導体集積回路装置を示す要部断面図である。 Figure 34 is a fragmentary cross-sectional view showing a semiconductor integrated circuit device in another embodiment of the present invention.
図35は、本発明の他の実施の形態である半導体集積回路装置を示す要部断面図である。 Figure 35 is a fragmentary cross-sectional view showing a semiconductor integrated circuit device in another embodiment of the present invention.
図36は、本発明の他の実施の形態である半導体集積回路装置を示す要部断面図である。 Figure 36 is a fragmentary cross-sectional view showing a semiconductor integrated circuit device in another embodiment of the present invention.
図37は、本発明の他の実施の形態である半導体集積回路装置を示す要部断面図である。 Figure 37 is a fragmentary cross-sectional view showing a semiconductor integrated circuit device in another embodiment of the present invention.
図38は、本発明の他の実施の形態である半導体集積回路装置の外観を示す斜視図である。 Figure 38 is a perspective view showing an appearance of a semiconductor integrated circuit device in another embodiment of the present invention.
図39は、本発明の他の実施の形態である半導体集積回路装置のブロック図である。 Figure 39 is a block diagram of a semiconductor integrated circuit device in another embodiment of the present invention.
図40は、本発明の一実施の形態である半導体集積回路装置の再配線(再配線層)およびボンディングパッドを示す斜視図である。 Figure 40 is a perspective view showing a rewiring (rewiring layer) and bonding pads of the semiconductor integrated circuit device according to an embodiment of the present invention.
図41は、本発明の他の実施の形態である半導体集積回路装置の要部断面図である。 Figure 41 is a fragmentary cross-sectional view of a semiconductor integrated circuit device in another embodiment of the present invention.
図42は、本発明の他の実施の形態である半導体集積回路装置のI/Oドライブ回路を示すブロック図である。 Figure 42 is a block diagram showing an I / O drive circuit of a semiconductor integrated circuit device in another embodiment of the present invention.
図43は、本発明の他の実施の形態である半導体集積回路装置の平面図である。 Figure 43 is a plan view of a semiconductor integrated circuit device in another embodiment of the present invention.
図44(a)〜(c)は、特性選択用バンプランドと外部接続端子との接続状態を示す平面図である。 Figure 44 (a) ~ (c) is a plan view showing a connection state between the bump lands and the external connection terminal characteristics selected.
図45は、I/Oドライブ回路の他の例を示すブロック図である。 Figure 45 is a block diagram showing another example of the I / O drive circuit.
図46(a)、(b)は、電源供給用バンプランドと外部接続端子との接続状態を示す平面図である。 Figure 46 (a), (b) is a plan view showing a connection state between the power supply bump lands and the external connection terminal.
図47は、I/Oドライブ回路の他の例を示すブロック図である。 Figure 47 is a block diagram showing another example of the I / O drive circuit.
図48は、電源供給用バンプランドと外部接続端子との接続状態を示す平面図である。 Figure 48 is a plan view showing a connection state between the power supply bump lands and the external connection terminal.
図49は、I/O電圧可変回路を示すブロック図である。 Figure 49 is a block diagram showing the I / O voltage variable circuit.
図50は、内部降圧回路を示すブロック図である。 Figure 50 is a block diagram showing the internal step-down circuit.
図51は、ボンディングパッドに入力される電圧とスイッチのON/OFFとの対応関係を説明する図である。 Figure 51 is a diagram for explaining the correspondence relationship between the voltage and the switch ON / OFF input to the bonding pad.
図52(a)〜(c)は、電源供給用バンプランドと外部接続端子との接続状態を示す平面図である。 Figure 52 (a) ~ (c) is a plan view showing a connection state between the power supply bump lands and the external connection terminal.
図53は、スルーレート可変回路を示すブロック図である。 Figure 53 is a block diagram illustrating a slew rate varying circuit.
図54は、スルーレート可変回路内のI/Oドライブ回路を示すブロック図である。 Figure 54 is a block diagram showing an I / O driver circuit in the slew rate varying circuit.
図55は、図51に示すI/Oドライブ回路内のプリバッファ回路を示す回路図である。 Figure 55 is a circuit diagram showing a pre-buffer circuit in the I / O drive circuit shown in FIG. 51.
図56は、図51に示すI/Oドライブ回路内の最終段バッファ回路を示す回路図である。 Figure 56 is a circuit diagram showing a final stage buffer circuit in the I / O drive circuit shown in FIG. 51.
図57は、スルーレートの大きさと波形の傾きとの関係を示す図である。 Figure 57 is a diagram showing the relationship between the magnitude of slope and waveforms of the slew rate.
図58(a)〜(c)は、特性選択用バンプランドと外部接続端子との接続状態を示す平面図である。 Figure 58 (a) ~ (c) is a plan view showing a connection state between the bump lands and the external connection terminal characteristics selected.
図59は、スルーレート可変回路の他の例を示すブロック図である。 Figure 59 is a block diagram showing another example of the slew rate varying circuit.
図60(a)、(b)は、スルーレート可変回路内のスルーレートコントロールスイッチ回路の回路図である。 Figure 60 (a), (b) is a circuit diagram of a slew rate control switch circuit in the slew rate varying circuit.
図61は、ボンディングパッドに入力される電圧とスイッチのON/OFFとの対応関係を説明する図である。 Figure 61 is a diagram for explaining the correspondence relationship between the voltage and the switch ON / OFF input to the bonding pad.
図62(a)〜(c)は、電源供給用バンプランドと外部接続端子との接続状態を示す平面図である。 Figure 62 (a) ~ (c) is a plan view showing a connection state between the power supply bump lands and the external connection terminal.
図63は、本発明の他の実施の形態である半導体集積回路装置を用いたBGAの断面図である。 Figure 63 is a cross-sectional view of a BGA using a semiconductor integrated circuit device in another embodiment of the present invention.

Claims (21)

  1. 主面を有する半導体基板と、前記主面に形成され、複数の機能または複数の特性を有する集積回路を構成する回路素子と、前記主面上に形成され、前記回路素子に接続される電極と、前記電極と同じ層に形成され、前記回路素子と前記電極とを接続する第1の配線と、前記第1の配線上および前記回路素子上を覆い、かつ前記電極を露出するように形成された絶縁層と、前記絶縁層上に形成され、前記第1の配線とは異なる層からなる第2の配線と、前記絶縁層上に設けられ、前記第2の配線に電気的に接続された外部接続端子とを有し、 A semiconductor substrate having a main surface, is formed on the main surface, and circuit elements constituting the integrated circuit having a plurality of functions or properties, is formed on the primary surface, and the electrode connected to the circuit element the electrode and formed in the same layer, a first wiring for connecting the circuit element and the electrode, covering the first wiring and the circuit element above and is formed so as to expose the electrode and an insulating layer, is formed on the insulating layer, a second wiring formed of different layers from the first wiring provided on the insulating layer, electrically connected to the second wiring and an external connection terminal,
    前記第2の配線と前記外部接続端子との接続状態によって、前記集積回路の複数の機能の一つまたは複数の特性の一つが選択されていることを特徴とする半導体集積回路装置。 Wherein the connection state of the second wiring and the external connection terminals, the semiconductor integrated circuit device characterized by one of the one or more characteristics of a plurality of functions of the integrated circuit is selected.
  2. 前記機能は、ビット構成または動作モードであることを特徴とする請求項1記載の半導体集積回路装置。 The function is a semiconductor integrated circuit device according to claim 1, characterized in that the bit configuration or mode of operation.
  3. 前記特性は、出力インピーダンス、動作電圧またはスルーレートであることを特徴とする請求項1記載の半導体集積回路装置。 The characteristic output impedance, the semiconductor integrated circuit device according to claim 1, characterized in that the operating voltage or the slew rate.
  4. 前記電極に前記外部接続端子および前記第2の配線を通じて電源電圧が供給されるか、基準電圧が供給されるか、または前記第2の配線と前記外部接続端子とが非接続状態にされるかによって、前記複数の機能の一つまたは前記複数の特性の一つが選択されることを特徴とする請求項1記載の半導体集積回路装置。 Or said external connection terminal and said second power supply voltage through the wiring to the electrode is supplied, whether the reference voltage is supplied, or the second wire and said external connection terminal is unconnected state the semiconductor integrated circuit device according to claim 1, wherein the one of the one or the plurality of characteristics of said plurality of functions is selected.
  5. 前記第2の配線は、前記絶縁層上に薄膜技術で形成された金属膜からなることを特徴とする請求項1記載の半導体集積回路装置。 The second wiring, the semiconductor integrated circuit device according to claim 1, characterized in that it consists of a metal film formed by thin film technology on the insulating layer.
  6. 前記第2の配線は、銅膜または銅合金膜を主成分として構成されることを特徴とする請求項5記載の半導体集積回路装置。 The second wiring, the semiconductor integrated circuit device according to claim 5, characterized in that it is composed of copper or a copper alloy film as a main component.
  7. 前記第2の配線は、クロム、銅およびニッケルからなることを特徴とする請求項5記載の半導体集積回路装置。 The second wiring, chromium, semiconductor integrated circuit device according to claim 5, characterized in that of copper and nickel.
  8. 前記外部接続端子は、バンプ電極からなることを特徴とする請求項1記載の半導体集積回路装置。 The external connection terminals, the semiconductor integrated circuit device according to claim 1, characterized in that it consists of the bump electrode.
  9. 前記外部接続端子は、半田バンプからなることを特徴とする請求項8記載の半導体集積回路装置。 The external connection terminals, the semiconductor integrated circuit device according to claim 8, characterized in that it consists of a solder bump.
  10. 前記外部接続端子および前記電極は、それぞれ複数個設けられ、前記複数個の外部接続端子間の間隔は、前記複数個の電極間の間隔よりも大きいことを特徴とする請求項1記載の半導体集積回路装置。 The external connection terminals and the electrode has a plurality respectively provided, the spacing between the plurality of external connection terminals, the semiconductor integrated according to claim 1, wherein greater than the spacing between the plurality of electrodes circuit device.
  11. 前記外部接続端子の面積は、前記電極の面積よりも大きいことを特徴とする請求項1記載の半導体集積回路装置。 The area of ​​the external connection terminals, the semiconductor integrated circuit device according to claim 1, wherein greater than the area of ​​the electrode.
  12. 前記絶縁層は、ポリイミド樹脂からなることを特徴とする請求項1記載の半導体集積回路装置。 The insulating layer, a semiconductor integrated circuit device according to claim 1, characterized in that it consists of a polyimide resin.
  13. 前記絶縁層は、エラストマ層を含むことを特徴とする請求項1記載の半導体集積回路装置。 The insulating layer, a semiconductor integrated circuit device according to claim 1, characterized in that it comprises an elastomeric layer.
  14. 以下の工程を有する半導体集積回路装置の製造方法: The method of manufacturing a semiconductor integrated circuit device having the following steps:
    (a)半導体ウエハの主面の複数のチップ領域に、複数の機能または複数の特性を有する集積回路を構成する回路素子を形成する工程、 (A) a plurality of chip regions on the main surface of the semiconductor wafer to form a circuit element constituting an integrated circuit having a plurality of functions or properties,
    (b)前記回路素子の上部に、前記回路素子に接続される電極と、前記電極と同じ層に形成され、前記回路素子と前記電極とを接続する第1の配線を形成する工程、 (B) on top of the circuit element, and the electrode connected to the circuit element, is formed in the same layer as the electrode, forming a first line which connects the said circuit element electrodes,
    (c)前記第1の配線上および前記回路素子上を覆い、かつ前記電極を露出する絶縁層を形成する工程、 (C) the first covering the upper and on said circuit element wiring, and forming an insulating layer that exposes the electrode,
    (d)前記絶縁層上に、その一端が前記電極に電気的に接続される第2の配線を形成する工程、 (D) on said insulating layer, forming a second wiring having one end electrically connected to said electrode,
    (e)前記第2の配線のうち、所定の配線に外部接続端子を接続することによって、前記複数の機能の一つまたは複数の特性の一つを選択する工程、 (E) of said second wiring, by connecting the external connection terminal to the predetermined wiring, a step of selecting one of the one or more characteristics of said plurality of functions,
    (f)前記半導体ウエハを前記複数のチップ領域毎に分割して複数の半導体チップを形成する工程。 (F) by dividing the semiconductor wafer for each of the plurality of chip regions forming a plurality of semiconductor chips.
  15. 前記(d)工程の後、前記半導体ウエハを保管し、品種が確定した後、前記第2の配線のうち、所定の配線に外部接続端子を接続することによって、前記品種に応じた機能または特性を選択することを特徴とする請求項14記載の半導体集積回路装置の製造方法。 After the step (d), the store the semiconductor wafer, after the cultivar is established among the second wiring, by connecting the external connection terminal to the predetermined wiring, functions or characteristics corresponding to the varieties the method of manufacturing a semiconductor integrated circuit device according to claim 14, wherein the selecting.
  16. 前記機能は、ビット構成または動作モードであることを特徴とする請求項14記載の半導体集積回路装置の製造方法。 The function is a method of manufacturing a semiconductor integrated circuit device according to claim 14, characterized in that the bit configuration or mode of operation.
  17. 前記特性は、出力インピーダンス、動作電圧またはスルーレートであることを特徴とする請求項14記載の半導体集積回路装置の製造方法。 The characteristic output impedance, a method of manufacturing a semiconductor integrated circuit device according to claim 14, characterized in that the operating voltage or the slew rate.
  18. 前記第2の配線をメッキ法で形成することを特徴とする請求項14記載の半導体集積回路装置の製造方法。 The method of manufacturing a semiconductor integrated circuit device according to claim 14, wherein the forming the second wiring by plating.
  19. 前記外部接続端子を半田バンプで構成することを特徴とする請求項14記載の半導体集積回路装置の製造方法。 The method of claim 14 semiconductor integrated circuit device, wherein the configuring the external connection terminals with solder bumps.
  20. 前記絶縁層をポリイミド樹脂で構成することを特徴とする請求項14記載の半導体集積回路装置の製造方法。 The method of claim 14 semiconductor integrated circuit device, wherein the configuring the insulating layer with a polyimide resin.
  21. 前記絶縁層の一部をエラストマ層で構成することを特徴とする請求項14記載の半導体集積回路装置の製造方法。 The method of manufacturing a semiconductor integrated circuit device according to claim 14, characterized in that it constitutes a part of the insulating layer of an elastomer layer.
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