JPS6410131B2 - - Google Patents
Info
- Publication number
- JPS6410131B2 JPS6410131B2 JP56005227A JP522781A JPS6410131B2 JP S6410131 B2 JPS6410131 B2 JP S6410131B2 JP 56005227 A JP56005227 A JP 56005227A JP 522781 A JP522781 A JP 522781A JP S6410131 B2 JPS6410131 B2 JP S6410131B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- circuit
- circuit point
- capacitor
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 47
- 238000010586 diagram Methods 0.000 description 10
- 238000007667 floating Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000011144 upstream manufacturing Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
- H03H19/006—Switched capacitor networks simulating one-port networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Networks Using Active Elements (AREA)
- Centrifugal Separators (AREA)
- Dry Shavers And Clippers (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、所定の相クロツクで制御されるスイ
ツチ、コンデンサおよ増幅器を含んでいる少なく
とも１つの模擬インダクタンスを使用した電気フ
イルタ回路であつて、演算増幅器が設けられてお
り、該演算増幅器と反転入力側との間にコンデン
サが設けられており、かつ該演算増幅器の非反転
入力側は固定の基準電位、殊にアース電位に接続
されており、かつ前記演算増幅器の反転入力側と
第１の回路点との間にスイツチが設けられてお
り、前記回路点とアース電位との間にコンデンサ
が設けられており、かつ前記回路点はスイツチを
介して第１の入力端子に接続されている形式のも
のに関する。
ツチ、コンデンサおよ増幅器を含んでいる少なく
とも１つの模擬インダクタンスを使用した電気フ
イルタ回路であつて、演算増幅器が設けられてお
り、該演算増幅器と反転入力側との間にコンデン
サが設けられており、かつ該演算増幅器の非反転
入力側は固定の基準電位、殊にアース電位に接続
されており、かつ前記演算増幅器の反転入力側と
第１の回路点との間にスイツチが設けられてお
り、前記回路点とアース電位との間にコンデンサ
が設けられており、かつ前記回路点はスイツチを
介して第１の入力端子に接続されている形式のも
のに関する。
この形式のスイツチフイルタは、論文「スイツ
チド・キヤパシタ・フイルタ・デザイン・ユージ
ング・バイリニヤ・Ｚ−トランスフオーム」雑誌
「IEEEトランザクシヨン・オン・サーキツツ・ア
ンド・システムズ」Vo1.Cas−25、No.12、1978年
12月、第1039乃至1044頁により、また論文「スイ
ツチド・キヤパシタ・サーキツツ・バイリニアリ
ー・エクイバレント・トウー・フローテイング・
インダクタ・オア・FD.N.R」雑誌「エレクトロ
ニクス・レターズ」1979年２月１日、Vo1.15No.
３、第87および88頁によつて既に公知になつてい
る。その際時間的に連続的なアナログ信号を本来
のように処理するのではなく、標本の形の時間的
に分離した信号を処理するフイルタが取扱われて
おり、その際標本は、クロツク周波数Ｆに同期し
て発生され、かつそれに応じて式Ｔ＝１／Ｆを介
してＴは、クロツク周期と称される。この種の標
本を発生する回路は公知なので、ここで詳細に説
明する必要はない。しかし以下において次のこと
を前提とする。即ちそれぞれ図示された回路の前
または後にこのような標本化回路が接続できるの
で、一方においてアナログ信号から取出された標
本をフイルタ回路の入力側に供給し、かつ出力側
で得られた信号を再び時間的に連続したアナログ
信号に変換することができる。この種のフイルタ
の重要な工業的な利点は次の点にある。即ちコイ
ルは、能動スイツチ素子とコンデンサによつてシ
ミユレートされるので、多くのフイルタ回路のモ
ノリシツク集積化に適している。その際増幅器と
主に公知の演算増幅器が使用され、かつその際一
方ではできるだけ僅かな数のスイツチ素子しか必
要とせず、かつ他方ではこの種の回路の安定度も
保証することが望ましい。前記公知の回路では演
算増幅器の反転入力側はコンデンサを介して出力
側に接続されており、従つて或る程度負帰還をか
けられている。しかし使用された演算増幅器は、
一時的に負帰還結合されないかもしくは高度な同
相成分抑圧が必要であるとわかつた。その理由は
所定のスイツチング段階の間演算増幅器の非反転
入力側に短時間負帰還がかからずもしくは恒常的
にアース電位に保持されないからである。更にコ
ンデンサはMOS−技術で形成され、かつこの方
法において不可避的に浮動MOSコンデンサに伴
なうアース容量によりフイルタ機能に著しい障害
を来たすおそれがあることは明らかである。
チド・キヤパシタ・フイルタ・デザイン・ユージ
ング・バイリニヤ・Ｚ−トランスフオーム」雑誌
「IEEEトランザクシヨン・オン・サーキツツ・ア
ンド・システムズ」Vo1.Cas−25、No.12、1978年
12月、第1039乃至1044頁により、また論文「スイ
ツチド・キヤパシタ・サーキツツ・バイリニアリ
ー・エクイバレント・トウー・フローテイング・
インダクタ・オア・FD.N.R」雑誌「エレクトロ
ニクス・レターズ」1979年２月１日、Vo1.15No.
３、第87および88頁によつて既に公知になつてい
る。その際時間的に連続的なアナログ信号を本来
のように処理するのではなく、標本の形の時間的
に分離した信号を処理するフイルタが取扱われて
おり、その際標本は、クロツク周波数Ｆに同期し
て発生され、かつそれに応じて式Ｔ＝１／Ｆを介
してＴは、クロツク周期と称される。この種の標
本を発生する回路は公知なので、ここで詳細に説
明する必要はない。しかし以下において次のこと
を前提とする。即ちそれぞれ図示された回路の前
または後にこのような標本化回路が接続できるの
で、一方においてアナログ信号から取出された標
本をフイルタ回路の入力側に供給し、かつ出力側
で得られた信号を再び時間的に連続したアナログ
信号に変換することができる。この種のフイルタ
の重要な工業的な利点は次の点にある。即ちコイ
ルは、能動スイツチ素子とコンデンサによつてシ
ミユレートされるので、多くのフイルタ回路のモ
ノリシツク集積化に適している。その際増幅器と
主に公知の演算増幅器が使用され、かつその際一
方ではできるだけ僅かな数のスイツチ素子しか必
要とせず、かつ他方ではこの種の回路の安定度も
保証することが望ましい。前記公知の回路では演
算増幅器の反転入力側はコンデンサを介して出力
側に接続されており、従つて或る程度負帰還をか
けられている。しかし使用された演算増幅器は、
一時的に負帰還結合されないかもしくは高度な同
相成分抑圧が必要であるとわかつた。その理由は
所定のスイツチング段階の間演算増幅器の非反転
入力側に短時間負帰還がかからずもしくは恒常的
にアース電位に保持されないからである。更にコ
ンデンサはMOS−技術で形成され、かつこの方
法において不可避的に浮動MOSコンデンサに伴
なうアース容量によりフイルタ機能に著しい障害
を来たすおそれがあることは明らかである。
本発明の課題は、浮動コイルとしてもまた一端
が接地されたコイルとしても所謂スイツチド・キ
ヤパシタ・フイルタに使用でき、かつスイツチ過
程時に生じる障害をできる限り回避した、能動的
に実現可能なコイルおよび並列共振回路をシミユ
レートする回路を提供するとである。
が接地されたコイルとしても所謂スイツチド・キ
ヤパシタ・フイルタに使用でき、かつスイツチ過
程時に生じる障害をできる限り回避した、能動的
に実現可能なコイルおよび並列共振回路をシミユ
レートする回路を提供するとである。
冒頭に述べた形式のフイルタ回路から出発して
この課題は本発明により解決される。
この課題は本発明により解決される。
次に本発明を図示の実施例につき詳細に説明す
る。
る。
第１図には、第１の入力端子が１７で、また第
２の入力端子が２１で示されている電気２端子網
が実現されている１実施例の回路図が略示されて
いる。２つの端子１７と２１との間に入力電圧Ｕ
（Ｚ）が加えられ、かつ回路には電荷Ｑ（Ｚ）が流
れる。端子２１は同時にアース電位に接続されて
いる。能動素子として、反転入力側１１と、非反
転入力側１２と出力側１３とを有する演算増幅器
１０が設けられている。わかり易くするために入
力側および出力側にそれぞれ回路点１９および２
０が書込まれている。回路点１９の方はコンデン
サ１５を介して、また回路点２０の方はコンデン
サ１６を介してそれぞれアース電位１８に導かれ
ている。演算増幅器１０の出力側１３はコンデン
サ１４を介してその反転入力側１１に接続されて
おり、反反転入力側１２はアース電位１８に接続
されている。コンデンサ１４，１５，１６の容量
値はそれぞれC2，C0，C1で示されている。
２の入力端子が２１で示されている電気２端子網
が実現されている１実施例の回路図が略示されて
いる。２つの端子１７と２１との間に入力電圧Ｕ
（Ｚ）が加えられ、かつ回路には電荷Ｑ（Ｚ）が流
れる。端子２１は同時にアース電位に接続されて
いる。能動素子として、反転入力側１１と、非反
転入力側１２と出力側１３とを有する演算増幅器
１０が設けられている。わかり易くするために入
力側および出力側にそれぞれ回路点１９および２
０が書込まれている。回路点１９の方はコンデン
サ１５を介して、また回路点２０の方はコンデン
サ１６を介してそれぞれアース電位１８に導かれ
ている。演算増幅器１０の出力側１３はコンデン
サ１４を介してその反転入力側１１に接続されて
おり、反反転入力側１２はアース電位１８に接続
されている。コンデンサ１４，１５，１６の容量
値はそれぞれC2，C0，C1で示されている。
回路網全体においてはその他に一連のスイツチ
が設けられている。つまり入力端子１７および回
路点１９はスイツチＳ２１を介して接続されてお
り、回路点１９にはスイツチＳ１２，Ｓ１３およ
びＳ１４が後置されており、またスイツチＳ１１
は演算増幅器の出力側１３とコンデンサ１６とを
接続する。
が設けられている。つまり入力端子１７および回
路点１９はスイツチＳ２１を介して接続されてお
り、回路点１９にはスイツチＳ１２，Ｓ１３およ
びＳ１４が後置されており、またスイツチＳ１１
は演算増幅器の出力側１３とコンデンサ１６とを
接続する。
個別スイツチの動作を説明するために、第２図
において時間ｔに依存して示されている相クロツ
クが示されている。このクロツク図において個々
の相クロツクは１，２，３および４で示されてい
る。このクロツク図は後から示す図にも当てはま
る。スイツチの符号は、各スイツチに付けられた
２桁の数のうち２番目の数字が、当該スイツチが
閉成される相クロツクに合致するように選択され
ており、また１番目の数字は変数を示している。
（特別に指示するスイツチはこの限りではない）。
更に第２図からわかるように、スイツチの閉成接
続時間が重ならないことを前提としている。つま
りUaではスイツチの後の状態（“after”）が、ま
たUbではスイツチの前の状態（“before”）が示
されている。従つて第１図の実施例では既述のよ
うに、スイツチＳ１１およびＳ２１は相クロツク
１の間閉成され、スイツチＳ１２は相クロツク２
の間閉成され、スイツチＳ１３は相クロツク３の
間閉成され、スイツチＳ１４は相クロツク４の間
閉される。
において時間ｔに依存して示されている相クロツ
クが示されている。このクロツク図において個々
の相クロツクは１，２，３および４で示されてい
る。このクロツク図は後から示す図にも当てはま
る。スイツチの符号は、各スイツチに付けられた
２桁の数のうち２番目の数字が、当該スイツチが
閉成される相クロツクに合致するように選択され
ており、また１番目の数字は変数を示している。
（特別に指示するスイツチはこの限りではない）。
更に第２図からわかるように、スイツチの閉成接
続時間が重ならないことを前提としている。つま
りUaではスイツチの後の状態（“after”）が、ま
たUbではスイツチの前の状態（“before”）が示
されている。従つて第１図の実施例では既述のよ
うに、スイツチＳ１１およびＳ２１は相クロツク
１の間閉成され、スイツチＳ１２は相クロツク２
の間閉成され、スイツチＳ１３は相クロツク３の
間閉成され、スイツチＳ１４は相クロツク４の間
閉される。
既述のように、第５図および第６図の実施例に
対しても相応のことが当てはまる。第５図および
第６図においてわかり易くするために第１図同様
スイツチは閉成位相でのみ示されており、また適
当な回路変形が行なわれた所だけ異なつたスイツ
チ符号が付けられている。
対しても相応のことが当てはまる。第５図および
第６図においてわかり易くするために第１図同様
スイツチは閉成位相でのみ示されており、また適
当な回路変形が行なわれた所だけ異なつたスイツ
チ符号が付けられている。
第１図に示した回路は殊に次の利点を有する。
即ちできるだけ少ない数の素子で１端が接地され
たインダクタンスにシミユレートでき、その際こ
のインダクタンスは浮動インダクタンスをシミユ
レートするための出力回路もしくは並列共振回路
の出力回路としても、必要な個々の相クロツクの
数を増やさないで、用いることができる。
即ちできるだけ少ない数の素子で１端が接地され
たインダクタンスにシミユレートでき、その際こ
のインダクタンスは浮動インダクタンスをシミユ
レートするための出力回路もしくは並列共振回路
の出力回路としても、必要な個々の相クロツクの
数を増やさないで、用いることができる。
コンデンサ１４，１６の容量値に関して、C2
＝C0／４、C1＝C0／３という関係が成立つよう
に設計すると有利である。ただし、C0はコンデ
ンサ１５の容量である。
＝C0／４、C1＝C0／３という関係が成立つよう
に設計すると有利である。ただし、C0はコンデ
ンサ１５の容量である。
第３図の等価回路が示すように、第１の入力端
子１７とアース電位１８に接続されている第２の
入力端子２１との間にはインピーダンスＺ＝Ｓ・
Ｌが作用する。第３図に更に示されている関係Ｌ
＝T2／4C0により直接コンデンサ１５の容量C0
を、シミユレートすべきインダクタンス値Ｌ、系
に固有のクロツク周期Ｔから求めることができ
る。
子１７とアース電位１８に接続されている第２の
入力端子２１との間にはインピーダンスＺ＝Ｓ・
Ｌが作用する。第３図に更に示されている関係Ｌ
＝T2／4C0により直接コンデンサ１５の容量C0
を、シミユレートすべきインダクタンス値Ｌ、系
に固有のクロツク周期Ｔから求めることができ
る。
第４図の等価回路において第３図に示したイン
ダクタンスは、等価回路で表わすコンデンサＣを
付加接続することによつて浮動並列共振回路とし
て形成されている。インダクタンスＬには電荷
QL（Ｚ）が流れ、コンデンサには電荷QC（Ｚ）が
流れ、全体の電荷はＱ（Ｚ）で示されている。ま
たこの回路には電圧降下Ｕ（Ｚ）が生じる。この
並列共振回路は直接、第１の回路を用いて実現さ
れているので次のことが言える。即ちコンデンサ
１４，１５および１６が次の仕様通り、つまり C0＝Ｃ＋CL、C1＝C0 2／3CL−Ｃ C2＝C0 2／4CL、CL＝T2／4L のように設計されているとし、入力端子１７に電
荷Ｑ（Ｚ）が受取られ、かつ端子１７と２１との
間で電圧Ｕ（Ｚ）が降下する。
ダクタンスは、等価回路で表わすコンデンサＣを
付加接続することによつて浮動並列共振回路とし
て形成されている。インダクタンスＬには電荷
QL（Ｚ）が流れ、コンデンサには電荷QC（Ｚ）が
流れ、全体の電荷はＱ（Ｚ）で示されている。ま
たこの回路には電圧降下Ｕ（Ｚ）が生じる。この
並列共振回路は直接、第１の回路を用いて実現さ
れているので次のことが言える。即ちコンデンサ
１４，１５および１６が次の仕様通り、つまり C0＝Ｃ＋CL、C1＝C0 2／3CL−Ｃ C2＝C0 2／4CL、CL＝T2／4L のように設計されているとし、入力端子１７に電
荷Ｑ（Ｚ）が受取られ、かつ端子１７と２１との
間で電圧Ｕ（Ｚ）が降下する。
第５図の回路はそれぞれ設計次第で、等価回路
で表わせば第３図のように書き表わすことができ
る（ただし、第３図に記入してあるアース記号は
含まない）浮動インダクタンスまたは第４図の並
列共振回路に向いている。その際並列共振回路の
共振周波数はＦ／６より小さい。動作および回路
技術上の構成に関しては上記の実施例に大体相応
している。第５図の回路は第１図の回路とは次の
点だけが異なつている。つまり第５図では第２の
入力端子は基準電位１８に直接接続されておら
ず、まずスイツチＳ３１が設けられている。この
スイツチは相クロツク１の間は閉成される。更に
別のスイツチＳ２３４が、アース電位１８に接続
されている非反転入力側１２に前置接続されてお
り、このスイツチは相クロツク２および３および
４の間に閉成される。既述のように並列共振回路
の特性は、上記の関係に従つて設計されれば達成
される。
で表わせば第３図のように書き表わすことができ
る（ただし、第３図に記入してあるアース記号は
含まない）浮動インダクタンスまたは第４図の並
列共振回路に向いている。その際並列共振回路の
共振周波数はＦ／６より小さい。動作および回路
技術上の構成に関しては上記の実施例に大体相応
している。第５図の回路は第１図の回路とは次の
点だけが異なつている。つまり第５図では第２の
入力端子は基準電位１８に直接接続されておら
ず、まずスイツチＳ３１が設けられている。この
スイツチは相クロツク１の間は閉成される。更に
別のスイツチＳ２３４が、アース電位１８に接続
されている非反転入力側１２に前置接続されてお
り、このスイツチは相クロツク２および３および
４の間に閉成される。既述のように並列共振回路
の特性は、上記の関係に従つて設計されれば達成
される。
第６図に示されている回路を用いれば、コンデ
ンサ１５の極性反転が達せられ、かつ上記の式の
従つて設計した場合第４図の浮動並列共振回路を
Ｆ／６より大きい共振周波数用として実現するこ
とができる。第１図および第６図の比較から直接
次のことがわかる。即ち第６図の回路では演算増
幅器１０の出力側１３は、スイツチＳ１３を介し
て回路点１９に接続されているのではなく、Ｓ２
３で示されているスイツチを介してスイツチ３１
に後置の回路点に導かれている。第５図との比較
では、第６図の回路では更に演算増幅器１０の非
反転入力側１２に前置接続されているスイツチは
ここでは相クロツク２および４の間にだけ閉成さ
れるので、符号Ｓ２４で示されていることがわか
る。コンデンサ１５の極性反転のためにはその他
にスイツチＳ１３が必要である。このスイツチは
回路点１９を相クロツク３の間アース電位１８に
接続する。
ンサ１５の極性反転が達せられ、かつ上記の式の
従つて設計した場合第４図の浮動並列共振回路を
Ｆ／６より大きい共振周波数用として実現するこ
とができる。第１図および第６図の比較から直接
次のことがわかる。即ち第６図の回路では演算増
幅器１０の出力側１３は、スイツチＳ１３を介し
て回路点１９に接続されているのではなく、Ｓ２
３で示されているスイツチを介してスイツチ３１
に後置の回路点に導かれている。第５図との比較
では、第６図の回路では更に演算増幅器１０の非
反転入力側１２に前置接続されているスイツチは
ここでは相クロツク２および４の間にだけ閉成さ
れるので、符号Ｓ２４で示されていることがわか
る。コンデンサ１５の極性反転のためにはその他
にスイツチＳ１３が必要である。このスイツチは
回路点１９を相クロツク３の間アース電位１８に
接続する。
冒頭に既に説明したように、上記の回路は次の
利点を有する。即ちできるだけ僅かなスイツチ素
子においてスイツチの数も、従つて必要なクロツ
ク電圧の数もできるだけ小さく押さえることがで
きるので、この結果これらの回路は集積化される
構成に対しても適している。コンデンサ１４は全
部の回路において演算増幅器１０の出力側１３と
反転入力側１１との間に設けられているので、こ
のコンデンサは個別スイツチのスイツチ過程にお
いても常に負帰還結合されている。その上、この
ために特別な回路技術費用をかけないでも並列共
振回路にシミユレートできる。
利点を有する。即ちできるだけ僅かなスイツチ素
子においてスイツチの数も、従つて必要なクロツ
ク電圧の数もできるだけ小さく押さえることがで
きるので、この結果これらの回路は集積化される
構成に対しても適している。コンデンサ１４は全
部の回路において演算増幅器１０の出力側１３と
反転入力側１１との間に設けられているので、こ
のコンデンサは個別スイツチのスイツチ過程にお
いても常に負帰還結合されている。その上、この
ために特別な回路技術費用をかけないでも並列共
振回路にシミユレートできる。
第１図は１端が接地されたインダクタンスを実
現した１実施例の回路略図、第２図はクロツク周
期Ｔを有し相クロツク１乃至４において個々のス
イツチを操作するクロツク図であり、その際クロ
ツク図は第５図および第６図の回路に対しても有
効であり、第３図はＬでコイルのインダクタンス
値が、またＳで複素周波数が示されている、第１
図の回路の等価回路図であり、第４図は容量Ｃお
よびインダクタンスＬを有する浮動並列共振回路
の等価回路図であり、第５図は浮動インダクタン
ス乃至、共振周波数がＦ／６より小さい並列共振
回路を実現する１実施例の回路略図、第６図は共
振周波数がＦ／６より大きい、浮動並列共振回路
を実現する１実施例の回路略図である。 １７，２１……入力端子、１０……演算増幅
器、１４〜１６……コンデンサ、１８……アース
電位、Ｔ……クロツク周期、１〜４……相クロツ
ク。
現した１実施例の回路略図、第２図はクロツク周
期Ｔを有し相クロツク１乃至４において個々のス
イツチを操作するクロツク図であり、その際クロ
ツク図は第５図および第６図の回路に対しても有
効であり、第３図はＬでコイルのインダクタンス
値が、またＳで複素周波数が示されている、第１
図の回路の等価回路図であり、第４図は容量Ｃお
よびインダクタンスＬを有する浮動並列共振回路
の等価回路図であり、第５図は浮動インダクタン
ス乃至、共振周波数がＦ／６より小さい並列共振
回路を実現する１実施例の回路略図、第６図は共
振周波数がＦ／６より大きい、浮動並列共振回路
を実現する１実施例の回路略図である。 １７，２１……入力端子、１０……演算増幅
器、１４〜１６……コンデンサ、１８……アース
電位、Ｔ……クロツク周期、１〜４……相クロツ
ク。
Claims (1)
- 【特許請求の範囲】 １ 所定の相クロツク１，２，３，４で制御され
るスイツチ、コンデンサおよび増幅器を含んでい
る少なくとも１つの模擬インダクタンスを使用し
た電気フイルタ回路であつて、演算増幅器１０が
設けられており、該演算増幅器の出力側１３と反
転入力側１１との間にコンデンサ１４が設けられ
ており、かつ該演算増幅器の非反転入力側１２は
固定の基準電位に接続されており、かつ前記演算
増幅器１０の反転入力側１１と第１の回路点１９
との間にスイツチＳ１２が設けられており、前記
回路点とアース電位１８との間にコンデンサ１５
が設けられており、かつ前記回路点１９はスイツ
チＳ２１を介して第１の入力端子１７に接続され
ている形式のものにおいて、前記第１回路点１９
と第２の回路点２０との間に直接スイツチＳ１４
が設けられており、前記第２の回路点とアース電
位１８との間にコンデンサ１６が設けられてお
り、かつ前記第２の回路点２０と前記演算増幅器
１０の出力側１３との間にスイツチＳ１１が設け
られており、かつ前記演算増幅器１０の出力側１
３と前記第１の回路点１９との間にスイツチＳ１
３が設けられており、かつスイツチＳ１１および
Ｓ２１は第１の相クロツク１の間閉成され、かつ
それに続く、時間的には重なることがない第２乃
至第３乃至第４の相クロツク２乃至３乃至４にお
いて順次スイツチＳ１２乃至Ｓ１３乃至Ｓ１４が
閉成されることを特徴とする電気フイルタ回路。 ２ 演算増幅器１０の出力側１３と反転入力側１
１との間に位置するコンデンサ１４の容量値C2
は、第１の回路点１９とアース電位１８との間に
位置するコンデンサ１５の容量値C0の４分の１
（C0／４）であり、これに対し第２の回路点２０
とアース電位１８との間に位置するコンデンサ１
６の容量値は、前記コンデンサの容量値C0の３
分の１（C0／３）である特許請求の範囲第１項記
載の電気フイルタ回路。 ３ 等価回路で表わせばインダクタンスＬ乃至キ
ヤパシタンスＣを有する並列共振回路を構成する
ために次の関係 C0＝Ｃ＋CL、C1＝C0 2／3CL−Ｃ、 C2＝C0 2／4CL、CL＝T2／4L が成立ち、その際Ｔはクロツク周期であり、Ｃお
よびＬはそれぞれ構成すべき並列共振回路の容量
値およびインダクタンス値を表わす特許請求の範
囲第１項記載の電気フイルタ回路。 ４ 所定の相クロツク１，２，３，４で制御され
るスイツチ、コンデンサおよび増幅器を含んでい
る少なくとも１つの模擬インダクタンスを使用し
た電気フイルタ回路であつて、演算増幅器１０が
設けられており、該演算増幅器の出力側１３と反
転入力側１１との間にコンデンサ１４が設けられ
ており、かつ該演算増幅器の非反転入力側１２は
固定の基準電位に接続されており、かつ前記演算
増幅器１０の反転入力側１１と第１の回路点１９
との間にスイツチＳ１２が設けられており、前記
回路点とアース電位１８との間にコンデンサ１５
が設けられており、かつ前記回路点１９はスイツ
チＳ２１を介して第１の入力端子１７に接続され
ている形式のものにおいて、前記第１回路点１９
と第２の回路点２０との間に直接スイツチＳ１４
が設けられており、前記第２の回路点とアース電
位１８との間にコンデンサ１６が設けられてお
り、かつ前記第２の回路点２０と前記演算増幅器
１０の出力側１３との間にスイツチＳ１１が設け
られており、かつ前記演算増幅器１０の出力側１
３と前記第１の回路点１９との間にスイツチＳ１
３が設けられており、かつスイツチＳ１１および
Ｓ２１は第１の相クロツク１の間閉成され、かつ
それに続く、時間的には重なることがない第２乃
至第３乃至第４の相クロツク２乃至３乃至４にお
いて順次スイツチＳ１２乃至１３乃至Ｓ１４が閉
成されかつ第１の接続端子が前記第１回路点１９
に接続されているコンデンサ１５の第２の接続端
子は一方においてスイツチＳ３１を介して第２の
入力端子２１に接続されておりかつ他方において
スイツチＳ２３４を介してアース電位１８に接続
されており、かつ２つのスイツチＳ３１，Ｓ２３
４は相応に第１の相クロツクの期間中乃至別の相
クロツク２，３および４の期間中順次閉成される
ようになつていることを特徴とする電気フイルタ
回路。 ５ 所定の相クロツク１，２，３，４で制御され
るスイツチ、コンデンサおよび増幅器を含んでい
る少なくとも１つの模擬インダクタンスを使用し
た電気フイルタ回路であつて、演算増幅器１０が
設けられており、該演算増幅器の出力側１３と反
転入力側１１との間にコンデンサ１４が設けられ
ており、かつ該演算増幅器の非反転入力側１２は
固定の基準電位に接続されており、かつ前記演算
増幅器１０の反転入力側１１と第１の回路点１９
との間にスイツチＳ１２が設けられており、前記
回路点とアース電位１８との間にコンデンサ１５
が設けられており、かつ前記回路点１９はスイツ
チＳ２１を介して第１の入力端子１７に接続され
ている形式のものにおいて、前記第１回路点１９
と第２の回路点２０との間に直接スイツチＳ１４
が設けられており、前記第２の回路点とアース電
位１８との間にコンデンサ１６が設けられてお
り、かつ前記第２の回路点２０と前記演算増幅器
１０の出力側１３との間にスイツチＳ１１が設け
られており、かつスイツチＳ１１およびＳ２１は
第１の相クロツク１の間閉成され、かつそれに続
く、時間的には重なることがない第２乃至第４の
相クロツク２乃至３乃至４において順次スイツチ
Ｓ１２乃至Ｓ１４が閉成されかつ第１回路点１９
は第３の相クロツク３の期間中スイツチＳ１３を
介してアース電位１８に接続され、かつ第１の接
続端子が前記第１の回路点１９に接続されている
コンデンサ１５の第２の接続端子は一方において
第３の相クロツク３期間中閉成される別のスイツ
チＳ２３を介して演算増幅器１０の出力側１３に
接続されかつ他方において第２および第４の相ク
ロツク２および４の期間中閉成されるスイツチＳ
２４を介してアース電位１８に接続されることを
特徴とする電気フイルタ回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3001969A DE3001969C2 (de) | 1980-01-21 | 1980-01-21 | Elektrische Filterschaltung unter Verwendung von wenigstens einer simulierten Induktivität, die gesteuerte Schalter, Kondensatoren und Verstärker enthält |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56109021A JPS56109021A (en) | 1981-08-29 |
| JPS6410131B2 true JPS6410131B2 (ja) | 1989-02-21 |
Family
ID=6092528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP522781A Granted JPS56109021A (en) | 1980-01-21 | 1981-01-19 | Electric filter circuit using switch to be controlled* condenser and amplifier with at least one simulated inductance |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4354169A (ja) |
| EP (1) | EP0033455B1 (ja) |
| JP (1) | JPS56109021A (ja) |
| AT (1) | ATE5928T1 (ja) |
| AU (1) | AU521093B2 (ja) |
| DE (1) | DE3001969C2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2514216B1 (fr) * | 1981-10-02 | 1986-07-18 | Efcis | Circuit integre a caracteristique inductive et filtre utilisant ce circuit |
| DE3310339A1 (de) | 1983-03-22 | 1984-09-27 | Siemens AG, 1000 Berlin und 8000 München | Als schalter-kondensator-(sc)-filter ausgebildete modulatorschaltung |
| US4754226A (en) * | 1983-11-02 | 1988-06-28 | Stanford University | Switched capacitor function generator |
| JPH0775302B2 (ja) * | 1985-04-08 | 1995-08-09 | ソニー株式会社 | ｎ次フイルタの構成方法 |
| CA1233890A (en) * | 1985-05-27 | 1988-03-08 | Peter Gillingham | Decimating filter |
| DE3631827A1 (de) * | 1986-09-19 | 1988-03-31 | Blaupunkt Werke Gmbh | Aktives filter |
| AU602031B2 (en) * | 1986-12-29 | 1990-09-27 | Sony Corporation | Filter circuit |
| US4932058A (en) * | 1989-08-14 | 1990-06-05 | Delco Electronics Corporation | Pilot cancellation circuit |
| CN1027564C (zh) * | 1992-05-16 | 1995-02-01 | 丘雪明 | 电容耦合的隔离式放大器 |
| US5485115A (en) * | 1993-12-02 | 1996-01-16 | Fluke Corporation | Impedance synthesizer |
| US7365597B2 (en) * | 2005-08-19 | 2008-04-29 | Micron Technology, Inc. | Switched capacitor amplifier with higher gain and improved closed-loop gain accuracy |
| US7904048B2 (en) * | 2007-06-29 | 2011-03-08 | Texas Instruments Incorporated | Multi-tap direct sub-sampling mixing system for wireless receivers |
| JP2009077345A (ja) * | 2007-09-25 | 2009-04-09 | Olympus Corp | 固体撮像装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323540A (en) * | 1976-08-18 | 1978-03-04 | Univ Tokai | Floating inductance |
| CA1088161A (en) * | 1978-04-03 | 1980-10-21 | Northern Telecom Limited | Sampled analog filters |
| US4179665A (en) * | 1978-09-08 | 1979-12-18 | American Microsystems, Inc. | Switched capacitor elliptic filter |
| EP0024011B1 (de) * | 1979-08-09 | 1983-08-31 | Siemens Aktiengesellschaft | Elektrische Filterschaltung unter Verwendung von wenigstens einer simulierten Induktivität, die gesteuerte Schalter, Kondensatoren und Verstärker enthält |
-
1980
- 1980-01-21 DE DE3001969A patent/DE3001969C2/de not_active Expired
-
1981
- 1981-01-07 US US06/223,032 patent/US4354169A/en not_active Expired - Fee Related
- 1981-01-16 EP EP81100313A patent/EP0033455B1/de not_active Expired
- 1981-01-16 AT AT81100313T patent/ATE5928T1/de not_active IP Right Cessation
- 1981-01-19 JP JP522781A patent/JPS56109021A/ja active Granted
- 1981-01-20 AU AU66330/81A patent/AU521093B2/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| US4354169A (en) | 1982-10-12 |
| JPS56109021A (en) | 1981-08-29 |
| DE3001969A1 (de) | 1981-07-23 |
| EP0033455A2 (de) | 1981-08-12 |
| AU6633081A (en) | 1981-08-06 |
| ATE5928T1 (de) | 1984-02-15 |
| DE3001969C2 (de) | 1982-10-28 |
| EP0033455B1 (de) | 1984-01-18 |
| EP0033455A3 (en) | 1982-01-13 |
| AU521093B2 (en) | 1982-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4353044A (en) | Switched-capacitor filter circuit having at least one simulated inductor and having a resonance frequency which is one-sixth of the sampling frequency | |
| US4446438A (en) | Switched capacitor n-path filter | |
| Choi et al. | Considerations for high-frequency switched-capacitor ladder filters | |
| US4364116A (en) | Switched-capacitor filter circuit having at least one simulated inductor | |
| JPS6410131B2 (ja) | ||
| US4644304A (en) | Switched-capacitor pseudo-n-path filter | |
| US4498063A (en) | Switched capacitor filter having a reduced capacitance | |
| US4626808A (en) | Electrical filter circuit for processing analog sampling signals | |
| US4329599A (en) | Switched-capacitor cosine filter | |
| JPS6257130B2 (ja) | ||
| JPS6351571B2 (ja) | ||
| US4306197A (en) | Switched-capacitor elliptic filter | |
| US4653017A (en) | Decimating filter | |
| Ghausi | Analog active filters | |
| US4331944A (en) | Switched-capacitor resistor simulation circuits | |
| US4296392A (en) | Switched capacitor bilinear resistors | |
| US4513265A (en) | 3-Phase switched capacitor circuit having an inductive characteristic | |
| JPH0671194B2 (ja) | スイツチド・キヤパシタ・フイルタ | |
| CA1224252A (en) | Switched capacitor filter | |
| US4383305A (en) | Simulation circuit employing switched capacitors | |
| Ono | A new switched-capacitor inductance simulation circuit using unity gain buffers | |
| Ono | Synthesis of switched‐capacitor higher‐order immittance simulation circuits | |
| JPS6211812B2 (ja) | ||
| Herbst et al. | VIS-SC-filters with reduced influences of parasitic capacitances | |
| Rathore et al. | A systematic approach to the design of stray‐insensitive sc circuits from active‐RL or RLC prototypes |