JPS6394174A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6394174A JPS6394174A JP61239003A JP23900386A JPS6394174A JP S6394174 A JPS6394174 A JP S6394174A JP 61239003 A JP61239003 A JP 61239003A JP 23900386 A JP23900386 A JP 23900386A JP S6394174 A JPS6394174 A JP S6394174A
- Authority
- JP
- Japan
- Prior art keywords
- block
- circuit
- test
- power supply
- circuit block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路の信頼性に係り、特に、チップ上で
動作試験が可能である半導体集積回路に関する。
動作試験が可能である半導体集積回路に関する。
従来の集積回路では、特開昭５８−１６６２７５号に記
載されているように、集積回路の大規模化に伴う機能試
験の繁雑化を防止するため、試験回路と被試験回路を同
一チップ上に形成されているものの、試験回路の電源は
、被試験回路の電源と分離されてはいなかった。
載されているように、集積回路の大規模化に伴う機能試
験の繁雑化を防止するため、試験回路と被試験回路を同
一チップ上に形成されているものの、試験回路の電源は
、被試験回路の電源と分離されてはいなかった。
このような集積回路を、人間の通常の居住空間内で使用
する場合は機能試験上問題がみられなかったが、より高
い信頼性が要求される通信衛星などに搭載する場合は、
被試験回路系の試験を頻繁に行うとともに、試験回路自
体の信頼性向上が重要となってきた。
する場合は機能試験上問題がみられなかったが、より高
い信頼性が要求される通信衛星などに搭載する場合は、
被試験回路系の試験を頻繁に行うとともに、試験回路自
体の信頼性向上が重要となってきた。
集積回路を、その高信頼性が要求される分野（通信衛星
搭載や高速演算処理装置）に使用する場合、集積回路の
機能試験を、実装時にも適宜行うことが必要となってく
る。機能試験において故障が発見されれば、直ちに代替
回路への切替えを行わなければならない。
搭載や高速演算処理装置）に使用する場合、集積回路の
機能試験を、実装時にも適宜行うことが必要となってく
る。機能試験において故障が発見されれば、直ちに代替
回路への切替えを行わなければならない。
集積回路が故障する原因として、電圧・温度などのスト
レスが素子に加わることが揚げられるが、通信衛項等の
宇宙空間では、ｒ線等の電離性放射線が素子に与える半
永久的な故障が問題となる。
レスが素子に加わることが揚げられるが、通信衛項等の
宇宙空間では、ｒ線等の電離性放射線が素子に与える半
永久的な故障が問題となる。
上記従来技術では、試験回路と被試験回路を単に同一チ
ップ上に形成し、同一電源を用いていたので、放射線環
境下では、試験回路と被試験回路の両者とも、同程度に
劣化が進行する。特に劣化は、インバータ特性を悪くす
る。したがって、被試験回路の機能試験を行った場合、
機能不良の原因が試験回路か被試験回路のいずれに原因
があるか不明となり、機能試験が十分に果せないという
問題があった。
ップ上に形成し、同一電源を用いていたので、放射線環
境下では、試験回路と被試験回路の両者とも、同程度に
劣化が進行する。特に劣化は、インバータ特性を悪くす
る。したがって、被試験回路の機能試験を行った場合、
機能不良の原因が試験回路か被試験回路のいずれに原因
があるか不明となり、機能試験が十分に果せないという
問題があった。
本発明の目的は、試験回路の劣化を防止し、被試験回路
の機能試験を実装時においても可能にすることにある。
の機能試験を実装時においても可能にすることにある。
上記に示したように、宇宙環境等の電離性放射線環境下
では、集積回路を搭載したチップ内全面で素子劣化が生
じる。第５図にＮチャネル型のＭＯ３素子の劣化状況を
示す。本図は、横軸に、電離性放射線環境下にＭＯ３素
子のゲート電極に印加された電圧Ｖａをとり、縦軸に、
しきい値電圧のシフト量ΔＶ ｉ ｈを示している。Δ
Ｖｔｈは、ゲートに正電圧を印加すると急増し、また、
負電圧印加でさえ若干の増加傾向を示している。ΔＶｔ
ｈは、フラットバンド電圧で最小となり、はぼ、その値
は、Ｏｖである。
では、集積回路を搭載したチップ内全面で素子劣化が生
じる。第５図にＮチャネル型のＭＯ３素子の劣化状況を
示す。本図は、横軸に、電離性放射線環境下にＭＯ３素
子のゲート電極に印加された電圧Ｖａをとり、縦軸に、
しきい値電圧のシフト量ΔＶ ｉ ｈを示している。Δ
Ｖｔｈは、ゲートに正電圧を印加すると急増し、また、
負電圧印加でさえ若干の増加傾向を示している。ΔＶｔ
ｈは、フラットバンド電圧で最小となり、はぼ、その値
は、Ｏｖである。
さらに、電圧印加ストレス等を考えると、試験回路を構
成するＭＯＳＦＥＴのゲート電位を０電位に保つことが
重要であることがわかる。
成するＭＯＳＦＥＴのゲート電位を０電位に保つことが
重要であることがわかる。
したがって、上記に示したような試験回路の劣化を防止
するためには、試験回路スタンバイ時において、その電
源電圧をＯｖ付近に固定し、機能試験を行うときにのみ
電源電圧を３■以上に上昇させて用いればよい、このた
めには、被試験回路。
するためには、試験回路スタンバイ時において、その電
源電圧をＯｖ付近に固定し、機能試験を行うときにのみ
電源電圧を３■以上に上昇させて用いればよい、このた
めには、被試験回路。
試験回路と同一チップ上に、試験回路のｔ源制御回路を
搭載することが必要となる。
搭載することが必要となる。
第１図を用いて本発明の詳細な説明するやチップ１０１
上に、論理機能を有する回路ブロック１０４が形成され
、さらに、回路ブロック１０４０機能を試験するための
試験回路ブロック１０２および試験回路ブロック１０２
の電源電圧を制御する電源制御ブロック１０３が形成さ
れている。
上に、論理機能を有する回路ブロック１０４が形成され
、さらに、回路ブロック１０４０機能を試験するための
試験回路ブロック１０２および試験回路ブロック１０２
の電源電圧を制御する電源制御ブロック１０３が形成さ
れている。
従来の集積回路には、電源制御ブロック１０３が付加さ
れていなかった。
れていなかった。
本発明の集積回路では、回路ブロック１０４動作時には
、電源制御ブロック１０３により試験回路ブロック１０
２の電源電圧をＯｖに下げ試験回路ブロック中のＭＯ３
ＦＥＴ素子のしきい値電圧シフトの増大を抑えている。
、電源制御ブロック１０３により試験回路ブロック１０
２の電源電圧をＯｖに下げ試験回路ブロック中のＭＯ３
ＦＥＴ素子のしきい値電圧シフトの増大を抑えている。
回路ブロック１０４試験時には、電源制御ブロック１０
３により試験回路ブロック１０２の電源電圧が３■以上
に上昇し、試験回路ブロック中に含まれる試験パターン
発生器からパターンが発生し、回路ブロック１０４に投
入される。その結果が試験回路ブロック１０２に戻され
、内蔵のデータ圧縮回路により、回路ブロックの試験を
行う１以上に示すように、試験回路ブロック１０２の劣
化が抑えられ、正常な機能試験が可能となる。
３により試験回路ブロック１０２の電源電圧が３■以上
に上昇し、試験回路ブロック中に含まれる試験パターン
発生器からパターンが発生し、回路ブロック１０４に投
入される。その結果が試験回路ブロック１０２に戻され
、内蔵のデータ圧縮回路により、回路ブロックの試験を
行う１以上に示すように、試験回路ブロック１０２の劣
化が抑えられ、正常な機能試験が可能となる。
以下、本発明の第一の実施例を第１図により説明する。
論理機能を有する回路ブロック１０４とその機能試験を
行う試験回路ブロック１０２、さらに、試験回路ブロッ
ク１０２の電源制御を行う電源制御ブロック１０３が同
一チップ１０１上に形成されている。
行う試験回路ブロック１０２、さらに、試験回路ブロッ
ク１０２の電源制御を行う電源制御ブロック１０３が同
一チップ１０１上に形成されている。
回路ブロック１０４動作時には、電源制御ブロック１０
３により試験ブロック１０２の電源を０■に保ち、さら
に、回路ブロック１０４の機能試験時には、試験ブロッ
ク１０２の電源を３■以上に保持する。
３により試験ブロック１０２の電源を０■に保ち、さら
に、回路ブロック１０４の機能試験時には、試験ブロッ
ク１０２の電源を３■以上に保持する。
試験ブロック１０２および電源制御ブロック１０３の詳
細を第３図にパす、、電源制御ブロック１０３に含まれ
るスイッチ１１３により、試験ブロック１０２のＴｆｆ
＠電圧をＯｖ又３ｖ以上に制御する。試験ブロック１０
２は、擬似乱数発生装置１１０とデータ圧縮器１１２お
よび制御部１１１を含む。
細を第３図にパす、、電源制御ブロック１０３に含まれ
るスイッチ１１３により、試験ブロック１０２のＴｆｆ
＠電圧をＯｖ又３ｖ以上に制御する。試験ブロック１０
２は、擬似乱数発生装置１１０とデータ圧縮器１１２お
よび制御部１１１を含む。
機能試験時には、擬似乱数発生装置１１０により擬似乱
数を発生し、回路ブロック１０４に入力させその出力を
データ圧縮器１１２に戻し、回路機能の判定を行う。
数を発生し、回路ブロック１０４に入力させその出力を
データ圧縮器１１２に戻し、回路機能の判定を行う。
尚、電源スィッチ１１３は、外部制御端子１１５より入
力が与えられ、試験回路ブロック１０２が動作を開始し
た後は、試験回路ブロックの最終試験信号により、電源
スィッチ１１３をＯＦＦとなり、試験回路ブロック１０
２自身が試験終了に伴い自らの電源を切る。
力が与えられ、試験回路ブロック１０２が動作を開始し
た後は、試験回路ブロックの最終試験信号により、電源
スィッチ１１３をＯＦＦとなり、試験回路ブロック１０
２自身が試験終了に伴い自らの電源を切る。
本実施例により、電離性放射線環境下等の悪条件の中に
おいて、集積回路素子劣化が、機能回路と試験回路で異
なり、チップ上で正常な機能試験が可能となった。
おいて、集積回路素子劣化が、機能回路と試験回路で異
なり、チップ上で正常な機能試験が可能となった。
本発明の第２の実施例を第２図に示す。
同一の論理機能を有する回路ブロック１０８および１０
９と、試験回路ブロック１０２、電源制御ブロック１０
３が同一チップ中に形成されている。
９と、試験回路ブロック１０２、電源制御ブロック１０
３が同一チップ中に形成されている。
第１の回路ブロック１０８に対して第２の回路ブロック
１０９は補助の役割りを有し、第１の回路ブロック１０
８が動作モードにあるときは、電源制御ブロック１０３
により、試験回路ブロック１０３及び第２の回路ブロッ
ク１０９の電源電圧はＯｖに保持され、両ブロック内Ｍ
Ｏ８ＦＥＴのしきい値電圧変化を抑えている。
１０９は補助の役割りを有し、第１の回路ブロック１０
８が動作モードにあるときは、電源制御ブロック１０３
により、試験回路ブロック１０３及び第２の回路ブロッ
ク１０９の電源電圧はＯｖに保持され、両ブロック内Ｍ
Ｏ８ＦＥＴのしきい値電圧変化を抑えている。
機能試験時には、試験回路ブロック１０３の電源電圧が
３ｖ以上に上昇し、第１の回路ブロック１０８の機能試
験を行う。機能試験において不良が認められた場合、電
源制御ブロック１０３において第１の回路ブロックの電
源電圧をＯｖとし、第２の回路ブロックの電源電圧を３
ｖ以上に上昇させ機能を移行させる。
３ｖ以上に上昇し、第１の回路ブロック１０８の機能試
験を行う。機能試験において不良が認められた場合、電
源制御ブロック１０３において第１の回路ブロックの電
源電圧をＯｖとし、第２の回路ブロックの電源電圧を３
ｖ以上に上昇させ機能を移行させる。
第４図に第２図で用られている試験回路ブロック１０２
と電源制御ブロック１０３の具体例を示す。試験回路ブ
ロックは第４図と同一であるが、電源制御ブロック１０
３は、試験回路ブロック１０２の電源電圧制御部１１３
に加え、第１の回路ブロックの電源供給源１１７および
第２の回路ブロックの電源供給源１１８の両者制御部１
１９を有する。
と電源制御ブロック１０３の具体例を示す。試験回路ブ
ロックは第４図と同一であるが、電源制御ブロック１０
３は、試験回路ブロック１０２の電源電圧制御部１１３
に加え、第１の回路ブロックの電源供給源１１７および
第２の回路ブロックの電源供給源１１８の両者制御部１
１９を有する。
以上、第２の実施例では、回路二重系を同一チップ内に
取り込んでいるため、２チップ構成時に比べて２つの回
路の特性がそろっており、第１の回路故障時においても
、同等性能の第２の回路の動作が保障される。さらに、
第２の回路が試験回路ブロックと共に、スタンバイ時に
は、全端子接地となっているために、電離性放射線照射
による素子特性劣化が、動作モードにある第１の回路ブ
ロックに比べて抑えられる。
取り込んでいるため、２チップ構成時に比べて２つの回
路の特性がそろっており、第１の回路故障時においても
、同等性能の第２の回路の動作が保障される。さらに、
第２の回路が試験回路ブロックと共に、スタンバイ時に
は、全端子接地となっているために、電離性放射線照射
による素子特性劣化が、動作モードにある第１の回路ブ
ロックに比べて抑えられる。
本発明によれば、論理機能を有する回路ブロックと同一
チップ中に形成された回路試験ブロックが、同一チップ
中に含まれる電源制御ブロックにより、スタンバイ時に
はゲート端子を含む全端子が零電位に保たれるため、７
ｕ離性放射線環境下においても、動作モードにある回路
ブロックに比べて素子特性の劣化が抑えられる。このた
め、回路試験ブロックを用いた試験により、被試験回路
ブロックの異常論理動作を適確に児つけ出すことが可能
となる。
チップ中に形成された回路試験ブロックが、同一チップ
中に含まれる電源制御ブロックにより、スタンバイ時に
はゲート端子を含む全端子が零電位に保たれるため、７
ｕ離性放射線環境下においても、動作モードにある回路
ブロックに比べて素子特性の劣化が抑えられる。このた
め、回路試験ブロックを用いた試験により、被試験回路
ブロックの異常論理動作を適確に児つけ出すことが可能
となる。
第１図は、本発明の第１の実施例を示す図、第２図は１
本発明の第２の実施例を示す図、第３図は、本発明の第
１の実施例に用いられている回路試験ブロックと電源制
御ブロックを示す図、第４図は、本発明の第２の実施例
に用いられている回路試験ブロックと電源制御ブロック
を示す図、第５図は、ＭＯＳＦＥＴに′ｆｒ！、離放射
線を照射したときの印加電圧としきい値電圧シフトの関
係を示す図である。 １０１・・・半導体チップ、１０２・・・試験回路、１
０３・・・電源回路、１０４・・・機能回路、１０５・
・・試験回路・電源口路間電源・信号ライン、１０６・
・・機能回路試験用入出力信号ライン、１０７・・・電
源供給ライン、１０８・・・第１の機能回路、１０９・
・・第２の機能回路、１１０・・・パターン生成器、１
１１・・・制御系、１１２・・・データ圧縮回路、１１
３・・・スイッチ、１１４・１１７・１１８・・・電源
ライン、１１５・１１６・・・信号ライン、１１９・・
・電源切替第 １ 図 集 ２ 図 ／ｕ５ ／ ０ブ 第 ３ 図 １４＋￥ｌ
本発明の第２の実施例を示す図、第３図は、本発明の第
１の実施例に用いられている回路試験ブロックと電源制
御ブロックを示す図、第４図は、本発明の第２の実施例
に用いられている回路試験ブロックと電源制御ブロック
を示す図、第５図は、ＭＯＳＦＥＴに′ｆｒ！、離放射
線を照射したときの印加電圧としきい値電圧シフトの関
係を示す図である。 １０１・・・半導体チップ、１０２・・・試験回路、１
０３・・・電源回路、１０４・・・機能回路、１０５・
・・試験回路・電源口路間電源・信号ライン、１０６・
・・機能回路試験用入出力信号ライン、１０７・・・電
源供給ライン、１０８・・・第１の機能回路、１０９・
・・第２の機能回路、１１０・・・パターン生成器、１
１１・・・制御系、１１２・・・データ圧縮回路、１１
３・・・スイッチ、１１４・１１７・１１８・・・電源
ライン、１１５・１１６・・・信号ライン、１１９・・
・電源切替第 １ 図 集 ２ 図 ／ｕ５ ／ ０ブ 第 ３ 図 １４＋￥ｌ
Claims (1)
- １、論理機能を有する回路ブロックと、該回路ブロック
の論理機能を試験する回路試験ブロックと、該回路試験
ブロックが非動作状態にあるとき、該回路試験ブロック
の電源を最低電位または零電位に保持する機能を有する
電源電圧制御ブロックを同一チップ中に含むことを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239003A JPS6394174A (ja) | 1986-10-09 | 1986-10-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239003A JPS6394174A (ja) | 1986-10-09 | 1986-10-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6394174A true JPS6394174A (ja) | 1988-04-25 |
Family
ID=17038448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61239003A Pending JPS6394174A (ja) | 1986-10-09 | 1986-10-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6394174A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017018140A1 (ja) * | 2015-07-29 | 2017-02-02 | 日立オートモティブシステムズ株式会社 | 車載制御装置、車載集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5223736A (en) * | 1975-08-18 | 1977-02-22 | Matsushita Electric Ind Co Ltd | Perfectly pre-mixing gas burner |
-
1986
- 1986-10-09 JP JP61239003A patent/JPS6394174A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5223736A (en) * | 1975-08-18 | 1977-02-22 | Matsushita Electric Ind Co Ltd | Perfectly pre-mixing gas burner |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017018140A1 (ja) * | 2015-07-29 | 2017-02-02 | 日立オートモティブシステムズ株式会社 | 車載制御装置、車載集積回路 |
| JPWO2017018140A1 (ja) * | 2015-07-29 | 2017-11-16 | 日立オートモティブシステムズ株式会社 | 車載制御装置、車載集積回路 |
| US10821994B2 (en) | 2015-07-29 | 2020-11-03 | Hitachi Automotive Systems, Ltd. | On-board control device, on-board integrated circuit |
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