JPS6381844A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、サージ保護用抵抗を有する半導体集積回路
袋装置に関し、さらに詳しくは、高温動作時などでのＰ
Ｎ接合リークに起因する誤動作を防止して、動作の安定
化を図るようにした半導体集積回路装置の改良に係るも
のである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor integrated circuit bag device having a surge protection resistor, and more specifically, to a semiconductor integrated circuit bag device having a surge protection resistor, and more particularly, to
This invention relates to an improvement of a semiconductor integrated circuit device that prevents malfunctions caused by N-junction leakage and stabilizes its operation.
従来から、この種の半導体集積回路装置にあっては、そ
の入力回路にサージ破壊病１ｈのためのサージ保護用抵
抗を、同人力回路とワイヤポンディング川パッドとの間
に組み込んで用いるようにしている。Conventionally, in this type of semiconductor integrated circuit device, a surge protection resistor has been incorporated between the input circuit and the wire bonding pad to prevent surge damage. ing.
こ−で、従来例によるサージ保護用抵抗を組み込んだ半
導体集積回路装置の構成を第２図に示しである。FIG. 2 shows the structure of a semiconductor integrated circuit device incorporating a conventional surge protection resistor.
すなわち、この第２図構成において、符号１はＰ型シリ
コン半導体基板、２は素子間分離のためのピ拡散による
分離領域、３は基板ｌ上に絶縁酸化膜４を介して形成さ
れたアルミ配線、５はこれらの上の保護用ガラスコート
膜である。また、６は基板ｌのＮ−エピタキシャル成長
層７面に形成されたサージ保護用抵抗であり、８は寄生
のＰＮＰ トランジスタである。That is, in the configuration shown in FIG. 2, reference numeral 1 denotes a P-type silicon semiconductor substrate, 2 an isolation region by p-diffusion for isolation between elements, and 3 an aluminum wiring formed on the substrate l via an insulating oxide film 4. , 5 is a protective glass coating film on these. Further, 6 is a surge protection resistor formed on the surface of the N-epitaxial growth layer 7 of the substrate 1, and 8 is a parasitic PNP transistor.
しかして、前記第２図従来例構成の場合、サージ保護用
抵抗８は、この半導体集積回路に加えられるサージエネ
ルギーを吸収して、内部回路の破壊を防１トするための
もので、十分なサージ破壊強度を有する必要があり、こ
のため一般的には、このサージ保護用抵抗６の直下に、
フローティングコレクタ層は形成させないでおき、かつ
このサージ保護用抵抗６を形成しているエピタキシャル
成長層７の電位をとらずに、オープン状態としているの
が普通である。However, in the case of the conventional configuration shown in FIG. It is necessary to have surge breaking strength, and for this reason, generally, there is a
Normally, no floating collector layer is formed, and the epitaxial growth layer 7 forming the surge protection resistor 6 is kept in an open state without taking a potential.
その理由として、フローティングコレクタ層を形成した
場合には、寄生ＰＮＰ トランジスタ８のベース濃度が
高くなって、その”ｖＣＥＯ’つまりサージ破壊強度が
低下するからであり、また、エピタキシャル成長層７の
電位を、サージ保護用抵抗６の最高電位とした場合には
、第３図に示すように、負のサージが加えられたとき、
寄生ダイオード９に大′ｆｒＬ流が瀉れて破壊され易い
からである。The reason for this is that when a floating collector layer is formed, the base concentration of the parasitic PNP transistor 8 increases and its "vCEO", that is, the surge breakdown strength, decreases. When the highest potential of the surge protection resistor 6 is set, as shown in FIG. 3, when a negative surge is applied,
This is because the large 'frL current flows through the parasitic diode 9 and it is likely to be destroyed.
なお、この第３図中、符号１３は「拡散領域である。Note that in FIG. 3, reference numeral 13 indicates a "diffusion area."
半導体集積回路装置における従来のサージ保護用抵抗６
は、前記のように構成されていることから、寄生ＰＮＰ
トランジスタ８が動作し易く、特に高温時などにあって
は、サージ保護用抵抗６とエピタキシャル成長層７の接
合面における僅かなリーク電流が、寄生ＰＮＰ トラン
ジスタ８のベース電流となり、これが直流電流増幅率ｈ
Ｆ−された形で大きなリーク電流を生ずるに至るもので
、これは、この種の半導体集積回路装置にあって、例え
ば第４図に示すようなプルアップ抵抗付きの入力回路を
オープン状態で使用する場合に、そのリーク電流の発生
に伴って入力電圧が低下し、回路自体に誤動作を招く惧
れがあると云う問題点を生ずるものであった。Conventional surge protection resistor 6 in semiconductor integrated circuit devices
Since it is configured as described above, the parasitic PNP
When the transistor 8 is easy to operate, especially at high temperatures, a slight leakage current at the junction between the surge protection resistor 6 and the epitaxial growth layer 7 becomes the base current of the parasitic PNP transistor 8, which increases the DC current amplification factor h.
In this type of semiconductor integrated circuit device, for example, when an input circuit with a pull-up resistor as shown in Figure 4 is used in an open state, a large leakage current is generated. In this case, the leakage current causes a drop in input voltage, which poses a problem in that the circuit itself may malfunction.
なおこ−で、第４図中、１０は入力端子、１１はプルア
ップ抵抗、１２は電源端子をそれぞれに示している。In FIG. 4, 10 indicates an input terminal, 11 indicates a pull-up resistor, and 12 indicates a power supply terminal.
この発明は、従来のこのような問題点を改りするために
なされたものであって、その目的とするところは、たと
え、高温動作時などにあっても、リーク電流の発生しに
くい構造としたサージ保護用抵抗を実現して、回路動作
の安定化を図るようにした。この種の半導体集積回路装
置を提供することである。This invention was made to correct these conventional problems, and its purpose is to create a structure that does not easily generate leakage current even during high-temperature operation. We have created a surge protection resistor that stabilizes circuit operation. An object of the present invention is to provide a semiconductor integrated circuit device of this type.
前記目的を達成するために、この発明に係る半導体集積
回路装置は、素子分離領域で区分されたエピタキシャル
成長層に、入力回路のサージ保護用抵抗を設けた構成に
あって、このサージ保護用抵抗と共に形成される寄生ト
ランジスタの動作を抑制するために、サージ保護用抵抗
のサージ破壊耐責を損なわない程度で、これに対応する
エピタキシャル成長層の直下に、フローティングコレク
タ層を形成させ、かつこのエピタキシャル成長層の電位
を、サージ保護用抵抗の最ｆｆ１電位に保持させるよう
にしたものである。In order to achieve the above object, a semiconductor integrated circuit device according to the present invention has a structure in which a surge protection resistor for an input circuit is provided in an epitaxial growth layer divided by an element isolation region, and a surge protection resistor is provided along with the surge protection resistor. In order to suppress the operation of the parasitic transistor that is formed, a floating collector layer is formed immediately below the corresponding epitaxially grown layer, and this epitaxially grown layer is The potential is maintained at the maximum ff1 potential of the surge protection resistor.
すなわち、この発明においては、サージ保護用抵抗に対
応するフローティングコレクタ層の形成と、エピタキシ
ャル成長層での電位保持とによって、寄生トランジスタ
のベース電流となるリークＴＬ流を阻Ｉｆ−Ｌ得るので
ある。That is, in the present invention, by forming a floating collector layer corresponding to the surge protection resistor and holding the potential in the epitaxial growth layer, the leakage TL flow, which becomes the base current of the parasitic transistor, is inhibited If-L.
以下、この発明に係るサージ保護用抵抗を有する半導体
集積回路装置の一実施例につき、第１図を参照して詳細
に説明する。Hereinafter, one embodiment of a semiconductor integrated circuit device having a surge protection resistor according to the present invention will be described in detail with reference to FIG.
第１図はこの実施例を適用した半導体集積回路装置のａ
要構成を示す断面図である。Figure 1 shows a of a semiconductor integrated circuit device to which this embodiment is applied.
FIG. 3 is a cross-sectional view showing the essential structure.
この第１図実施例構成において、前記第２図。In this FIG. 1 embodiment configuration, the above-mentioned FIG. 2.
第３図従来例構成と同一符号は同一または相当部分を示
しており、この実施個装とでは、前記サージ保護用抵抗
６に対応するエピタキシャル成長層７の直下に、Ｎ＋拡
散によるフローティングコレクタ層１４を形成させ、か
つエピタキシャル成長層７の電位を、サージ保護用抵抗
６の最高電位に保持させるようにしたものである。The same reference numerals as those in the conventional example configuration in FIG. The potential of the epitaxial growth layer 7 is maintained at the highest potential of the surge protection resistor 6.
従って、この実施例構成においては、サージ保護用抵抗
６に対応するエピタキシャル成長層７の直下に、フロー
ティングコレクタ層１４を形成することで、寄生ＰＮＰ
）ランジスタ８の直流電流増幅！４ ｈＦＥを低下で
き、また併せて、エピタキシャル成長層７の゛電位を、
サージ保護用抵抗Ｓの最高電位に保持させることで、寄
生ＰＮＰ）ランジスタ８へのベース電流を阻ＩＦでき、
これらによって、たとえ高温時にあっても、リーク電流
を小さくし得るのであり、こ〜では、この実施例構成を
前記第４図に示したプルアップ抵抗付きの入力回路に適
用した場合、高温時においても、入力開放時の電圧を十
分“ＨＰＩレベルに保持できるもので、例えば、パワー
用ＩＣなどのように、チップ温度が極度に高くなるＩＣ
の入力部などに適用するとき。Therefore, in this embodiment structure, by forming the floating collector layer 14 directly under the epitaxial growth layer 7 corresponding to the surge protection resistor 6, the parasitic PNP
) DC current amplification of transistor 8! 4 hFE can be lowered, and at the same time, the potential of the epitaxial growth layer 7 can be lowered.
By holding the surge protection resistor S at the highest potential, the base current to the parasitic PNP transistor 8 can be blocked.
These allow leakage current to be reduced even at high temperatures.Here, when the configuration of this embodiment is applied to the input circuit with a pull-up resistor shown in FIG. It is also possible to maintain the voltage at a sufficient HPI level when the input is open, and is suitable for ICs where the chip temperature becomes extremely high, such as power ICs.
When applied to the input section, etc.
極めて有効かつ効果的である。Extremely effective and effective.
また、この実施例構成の場合、フローティングコレクタ
層１４の形成によるサージ保護用抵抗６のサージ破壊耐
量の低下を小さくするために、このサージ保護用抵抗８
の入力側コンタクトの直下に対応する部分には、フロー
ティングコレクタ層１４を延長形成させないようにする
のが良く、さらにこの構成では、エピタキシャル成長層
７に電位を与えることで、寄生ダイオード９が形成され
ることになるが、こ−でもこの寄生ダイオード９の形成
によるサージ破壊耐量の低下を小さくするためには、こ
の寄生ダイオード８の接合面積、Ｎ＋拡散領域１３をあ
る程度大きくしておけば良い。In addition, in the case of this embodiment configuration, in order to reduce the decrease in the surge protection resistance of the surge protection resistor 6 due to the formation of the floating collector layer 14, the surge protection resistor 8 is
It is preferable not to form the floating collector layer 14 in an extended manner in a portion corresponding to the input side contact directly under the input side contact.Furthermore, in this configuration, by applying a potential to the epitaxial growth layer 7, a parasitic diode 9 is formed. However, in order to reduce the decrease in surge breakdown resistance due to the formation of the parasitic diode 9, it is sufficient to increase the junction area of the parasitic diode 8 and the N+ diffusion region 13 to some extent.
なお、前記実施例においては、フローティングコレクタ
層１４を形成すると共に、エピタキシャル成長層７の電
位を、サージ保護用抵抗６の最高電位に保持させるよう
にしいるが、何れか一方のみを実施することも有用であ
る。In the above embodiment, the floating collector layer 14 is formed and the potential of the epitaxial growth layer 7 is held at the highest potential of the surge protection resistor 6, but it is also useful to perform only one of them. It is.
以上詳述したようにこの発明によれば、素子分離領域で
区分されたエピタキシャル成長層に、入力回路のサージ
保護用抵抗を設けた半導体集積回路装置の構成にあって
、サージ保護用抵抗に対応するエピタキシャル成長層の
直下に、フローティングコレクタ層を形成させ、かつこ
のエピタキシャル成長層の電位を、サージ保護用抵抗の
最高電位に保持させるようにしたので、サージ保護用抵
抗と共に形成される寄生トランジスタの動作を阻止でき
て、高温時にもリーク電流を小さくし得るなどの特長を
有するものである。As detailed above, according to the present invention, in the configuration of a semiconductor integrated circuit device in which a surge protection resistor for an input circuit is provided in an epitaxial growth layer divided by an element isolation region, a surge protection resistor corresponding to the surge protection resistor is provided. A floating collector layer is formed directly below the epitaxial growth layer, and the potential of this epitaxial growth layer is maintained at the highest potential of the surge protection resistor, thereby preventing the operation of the parasitic transistor formed together with the surge protection resistor. It has features such as being able to reduce leakage current even at high temperatures.
第１図はこの発明に係る半導体集積回路装置の一実施例
による入力回路部の概要構成を示す断面図であり、また
第２図、および第３図は同上従来の各別個による入力回
路部の概要構成を示すそれぞれ断面図、第４図は同上プ
ルアップ抵抗付きの入力回路を示す結線図である。
ｌ・・・・半導体基板、６・・・・サージ保護用抵抗、
７・・・・エピタキシャル成長層、８・・・・寄生トラ
ンジスタ、９・・・・寄生ダイオード、１３・・・・Ｎ
＋拡散領域、１４・・・・フローティングコレクタ層。
代理人 大 岩 増 雄爪１図
１３ 、 Ｎ”肱敷り車載FIG. 1 is a cross-sectional view showing a schematic configuration of an input circuit section according to an embodiment of the semiconductor integrated circuit device according to the present invention, and FIGS. FIG. 4 is a cross-sectional view showing a schematic configuration, and a wiring diagram showing an input circuit with a pull-up resistor. l...Semiconductor substrate, 6...Surge protection resistor,
7... Epitaxial growth layer, 8... Parasitic transistor, 9... Parasitic diode, 13... N
+diffusion region, 14... floating collector layer. Agent Masu Oiwa Otsume 1 Figure 13, N” elbow seat car mounting
Claims (1)
キシャル成長層上にあつて、半導体集積回路の入力回路
を構成するサージ保護用抵抗を設けると共に、このサー
ジ保護用抵抗に対応するエピタキシャル成長層の直下に
、フローティングコレクタ層を形成させ、かつこのエピ
タキシャル成長層の電位を、サージ保護用抵抗の最高電
位に保持させるようにしたことを特徴とする半導体集積
回路装置。(1) A surge protection resistor that constitutes the input circuit of the semiconductor integrated circuit is provided on the epitaxial growth layer divided by the element isolation region of the semiconductor substrate, and directly below the epitaxial growth layer corresponding to the surge protection resistor. A semiconductor integrated circuit device, characterized in that a floating collector layer is formed, and the potential of this epitaxially grown layer is maintained at the highest potential of a surge protection resistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22873686A JPS6381844A (en) | 1986-09-25 | 1986-09-25 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22873686A JPS6381844A (en) | 1986-09-25 | 1986-09-25 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6381844A true JPS6381844A (en) | 1988-04-12 |
Family
ID=16881011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22873686A Pending JPS6381844A (en) | 1986-09-25 | 1986-09-25 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6381844A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19520656A1 (en) * | 1994-08-25 | 1996-02-29 | Murakami Kaimeido Kk | Electrically foldable rearview mirror and speed reduction arrangement for this |
-
1986
- 1986-09-25 JP JP22873686A patent/JPS6381844A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19520656A1 (en) * | 1994-08-25 | 1996-02-29 | Murakami Kaimeido Kk | Electrically foldable rearview mirror and speed reduction arrangement for this |
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