JPS6375790A - Digital-analog converter - Google Patents

Digital-analog converter

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Publication number
JPS6375790A
JPS6375790A JP61219301A JP21930186A JPS6375790A JP S6375790 A JPS6375790 A JP S6375790A JP 61219301 A JP61219301 A JP 61219301A JP 21930186 A JP21930186 A JP 21930186A JP S6375790 A JPS6375790 A JP S6375790A
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JP
Japan
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pixel data
data
color
frequency
circuit
Prior art date
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Pending
Application number
JP61219301A
Other languages
Japanese (ja)
Inventor
直原 正己
辻岡 重夫
博道 榎本
上田 誠一
猛 加藤
金間 誠一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Publication of JPS6375790A publication Critical patent/JPS6375790A/en
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  • Controls And Circuits For Display Device (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Abstract] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、陰極線管(CRT)によるカラー表示装置な
どに用いて好適な図形処理装置に係わり、特に、色参照
メモリを備え、画像メモリのアドレス指定に応じた色出
力アナログデータを発生するディジタル・アナログ変換
装置に関する。
DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a graphic processing device suitable for use in a color display device using a cathode ray tube (CRT), and more particularly, the present invention relates to a graphic processing device that is equipped with a color reference memory and has an image memory. The present invention relates to a digital-to-analog conversion device that generates color output analog data according to address specification.

〔従来の技術〕[Conventional technology]

CRTによる表示装置の図形処理装置は、画像メモリと
ディジタル・アナログ変換装置とを備えている。ディジ
タル・アナログ変換装置は、主として、CRT表示装置
で表示すべき色を表わすデータ(以下、色データという
)を格納した色参照メモリとこの色参照メモリから読み
出された色データに変換するディジタル・アナログ変換
回路と色参照メモリのアドレス信号(ピクセルデータ)
を取り込むピクセルデータ入力回路とからなっている。
A graphic processing device of a CRT display device includes an image memory and a digital-to-analog conversion device. A digital-to-analog converter mainly consists of a color reference memory that stores data representing colors to be displayed on a CRT display device (hereinafter referred to as color data), and a digital converter that converts data read from the color reference memory into color data. Analog conversion circuit and color reference memory address signal (pixel data)
It consists of a pixel data input circuit that takes in pixel data.

色参照メモリには異なる種類の色データが異なるアドレ
スに格納されており、このアドレスを指定することによ
り、指定されたアドレスに格納されている色データが読
み出される。また、画像メモリには、CRT表示装置の
各画素(ピクセル)毎にアドレスが割り当てられ、夫々
のアドレスには、CRT表示装置画面上のピクセルで表
示しようとする色に対する色参照メモリ上のアドレス(
これがピクセルデータである)が格納されている。
Different types of color data are stored at different addresses in the color reference memory, and by specifying this address, the color data stored at the specified address is read out. Further, in the image memory, an address is assigned to each pixel of the CRT display device, and each address contains an address (
This is pixel data) is stored.

CRT表示装置でスキャンが行なわれると、このスキャ
ン位置に(ピクセル)対する画像メモリのアドレスが順
次指定されてピクセルデータが読み出される。これらピ
クセルデータはディジタル・アナログ変換装置でピクセ
ルデータ入力回路から取り込まれ、そこでピクセルデー
タによって色参照メモリからスキャン位置に対する色デ
ータが読み出され、ディジタル・アナログ変換回路で色
出力アナログデータに変換されてCRT表示装置に供給
される。これにより、CRT表示装置の画面上に色が表
示される。
When scanning is performed on a CRT display device, addresses in the image memory for (pixels) are sequentially specified at the scanning positions and pixel data is read out. These pixel data are taken in from the pixel data input circuit in a digital-to-analog conversion device, where the color data for the scan position is read out from the color reference memory using the pixel data, and converted into color output analog data in the digital-to-analog conversion circuit. Supplied to a CRT display device. This causes colors to be displayed on the screen of the CRT display device.

かかるディジタル・アナログ変換装置は、従来、たとえ
ば、r−Electronic Design J S
ep 5 、1985 pp。
Such a digital-to-analog conversion device has conventionally been used, for example, in r-Electronic Design JS
ep 5, 1985 pp.

131−140に論じられているように、1つの半導体
基板上に設けられ、また、ピクセルデータの取り込みタ
イミングを与えられるクロック信号が半導体基板外から
供給されている。そして、複数のピクセルデータを同時
に取り込むようにし、このために、このクロック信号を
分周回路で分周してピクセルデータ取り込みのためのロ
ード・タイミング信号をプレ族している。
131-140, the clock signal provided on one semiconductor substrate and providing timing for capturing pixel data is provided from outside the semiconductor substrate. Then, a plurality of pixel data are taken in at the same time, and for this purpose, this clock signal is divided by a frequency dividing circuit to generate a load timing signal for taking in pixel data.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

ところで、かかるディジタル・アナログ変換装置に供給
されるクロック信号は非常に高い周波数であることが必
要である。これは、CRT表示装置の画面上のピクセル
のスキャンタイミングとピクセルデータ入力回路がピク
セルデータを取り込むタイミングとが同期していなけれ
ばならないことによるものである。再生図形の解像度を
高めるために、たとえば1000ピクセルX 1000
ピクセルのCI’LT表示装置が用いられるが、これに
対する色出力アナログデータを生成するためには、クロ
ック信号の周波数は100MHzでなければならない。
By the way, the clock signal supplied to such a digital-to-analog conversion device needs to have a very high frequency. This is because the scan timing of pixels on the screen of the CRT display device and the timing at which the pixel data input circuit takes in pixel data must be synchronized. To increase the resolution of the reproduced figure, for example 1000 pixels x 1000
In order to generate color output analog data for a pixelated CI'LT display device, the frequency of the clock signal must be 100 MHz.

このために、非常に高速のクロック発生回路が必要とな
り、また、ピクセルデータ取り込みのためのタイミング
信号を形成する分周回路も非常な高速性が要求される。
For this reason, a very high-speed clock generation circuit is required, and a frequency dividing circuit that forms a timing signal for capturing pixel data is also required to be very high-speed.

このために、これらクロック発生回路や分周回路はgc
Lで構成しなければならず、高価になるという問題があ
った。
For this reason, these clock generation circuits and frequency dividing circuits are
There was a problem in that it had to be constructed with L, making it expensive.

本発明の目的は、かかる従来技術の問題点を解消し、低
い周波数のクロック信号を用いることができて高解像度
の図形表示を可能とする色出力アナログデータを生成す
ることができるようにしたディジタル・アナログ変換M
litを提供するにある。。
SUMMARY OF THE INVENTION An object of the present invention is to solve the problems of the prior art, and to provide a digital system that can use a low frequency clock signal and generate color output analog data that enables high-resolution graphic display.・Analog conversion M
It is to provide lit. .

〔問題点を解決するための手段〕[Means for solving problems]

上記目的を達成するために、本発明は、ピクセルデータ
入力回路と色参照メモリとからなる系統を複数設け、該
系統で同時に所定数ずつピクセルデータを取り込んで同
時に色出力データを得、該系統の夫々から順番に色出力
データを選択して081画面上のピクセル順に配列し、
所望色出力アナログデータを生成する。
In order to achieve the above object, the present invention provides a plurality of systems each consisting of a pixel data input circuit and a color reference memory, and simultaneously captures a predetermined number of pixel data in each system to simultaneously obtain color output data. Select color output data from each in order and arrange them in pixel order on the 081 screen,
Generate desired color output analog data.

〔作用〕[Effect]

いま、ディジタル・アナログ変換回路に供給される色出
力データの周波数をφとすると、この周波数φは、また
、CRT表示装置の画面上で1秒間当りにスキャンされ
るピクセル数に等しく、上記従来技術でのクロック信号
の周波数に等しい。
Now, if the frequency of the color output data supplied to the digital-to-analog conversion circuit is φ, this frequency φ is also equal to the number of pixels scanned per second on the screen of the CRT display device, and the above-mentioned prior art equal to the frequency of the clock signal at .

また、上記系統の数を2とし、各系統に一度に取り込ま
れるピクセルデータの数をM(但し、Mは正整数)とす
ると、各系統にピクセルデータを取り込むためのタイミ
ング周波数は西となる。
Furthermore, if the number of the above-mentioned systems is 2 and the number of pixel data taken into each system at once is M (where M is a positive integer), then the timing frequency for taking pixel data into each system is west.

一方、2系統の色出力データは交互に選択されてCRT
表示装置の画面上のピクセル順に配列されるが、この色
出力データの選択信号の周波数はφ/2となる。このこ
とから、クロック信号の周波数としてはφ/2でよくな
り、従来技術に比べて非常に低い周波数のクロック信号
を用いることができる。
On the other hand, the two systems of color output data are alternately selected and output to the CRT.
The color output data is arranged in the order of pixels on the screen of the display device, and the frequency of the selection signal of this color output data is φ/2. Therefore, the frequency of the clock signal can be set to φ/2, and a clock signal with a much lower frequency than in the prior art can be used.

一般に、上記系統の数をN(但し、Nは2以上の整数)
とすると、クロック信号の周波数はいとなる。
Generally, the number of the above systems is N (however, N is an integer of 2 or more)
Then, the frequency of the clock signal is .

〔実施例〕〔Example〕

まず、第3図により、本発明によるデイジタル・アナロ
グ装置を用いた図形処理装置について概略的に説明する
First, a graphic processing device using a digital/analog device according to the present invention will be schematically explained with reference to FIG.

同図において、ディジタル・アナログ変換装置102は
1つの半導体基板上に設けられてピクセルデータ入力回
路と色参照メモリとからなる系統を2個有しており、こ
のディジタル・アナログ変換装置102からCRT表示
装置103に供給される色出力アナログデータ124の
周波数はφとする。
In the figure, a digital/analog converter 102 is provided on one semiconductor substrate and has two systems each consisting of a pixel data input circuit and a color reference memory. The frequency of the color output analog data 124 supplied to the device 103 is assumed to be φ.

ビデオ・タイミング発生器Zooは周波数V2のクロッ
ク信号120を発生する。ディジタル・アナログ変換装
置102はこのクロック信号120から周波数いのロー
ド・タイミング信号121を形成し、これを画像メモリ
101に送出する。画像メモリ101は、このタイミン
グ信号121を受けると、CRT表示装置103の画面
上の偶数番目のピクセルに対応したピクセルデータ(以
下、偶ピクセルデータという)122と同じく奇数番目
のピクセルに対応したピクセルデータc以下、奇ピクセ
ルデータという)123とを別系統で同時に周波数φ/
4のタイミングで読み出す。
Video timing generator Zoo generates a clock signal 120 at frequency V2. The digital-to-analog converter 102 forms a frequency load timing signal 121 from this clock signal 120 and sends it to the image memory 101. Upon receiving this timing signal 121, the image memory 101 generates pixel data (hereinafter referred to as even pixel data) 122 corresponding to even-numbered pixels on the screen of the CRT display device 103 as well as pixel data corresponding to odd-numbered pixels. (hereinafter referred to as odd pixel data) 123 and the frequency φ/ at the same time in a separate system.
Read at timing 4.

なお、これら偶ピクセルデータ122、奇ピクセルデー
タ123は、夫々、lまたは2以上のピクセルデータで
あり、これらはパラレルビットデータとして画像メモI
JIOIから出力される。後に第1図で説明する実施例
においては、ピクセルデータは4ビツトデータであって
、偶ピクセルデータ122、奇ピクセルデータ123は
ともに2つのピクセルデータからなっているものとする
が、この場合には、偶ピクセルデータ122、奇ピクセ
ルデータ123はともに8ビツトのパラレルデータであ
る。
Note that these even pixel data 122 and odd pixel data 123 are l or 2 or more pixel data, respectively, and these are stored in the image memo I as parallel bit data.
Output from JIOI. In the embodiment described later with reference to FIG. 1, it is assumed that the pixel data is 4-bit data, and the even pixel data 122 and the odd pixel data 123 are both composed of two pieces of pixel data. , even pixel data 122, and odd pixel data 123 are all 8-bit parallel data.

これら偶ピクセルデータ122と奇ピクセルデータ12
3とはディジタル・アナログ変換装置302で取り込ま
れ、夫々の系統毎にピクセルデータに対する色出力デー
タが色参照メモリから読み出され、CRT表示装置10
3の画面上のピクセル配列順に対応するように配列合成
されて色出力アナログデータ124が生成される。
These even pixel data 122 and odd pixel data 12
3 is taken in by the digital-to-analog converter 302, and color output data corresponding to pixel data for each system is read out from the color reference memory, and then output to the CRT display device 10.
The color output analog data 124 is generated by arranging and synthesizing the pixels so as to correspond to the pixel arrangement order on the screen of No. 3.

以下、本発明の実施例を図面によって説明する。Embodiments of the present invention will be described below with reference to the drawings.

第1図は本発明によるディジタル・アナログ変換装置の
一実施例を示すブロック図であって、1は分局回路、2
,3はシフトレジスタ回路、4゜5は色参照メモリ、6
〜9はラッチ回路、10は位相反転回路、11はマルチ
プレクサ、 12はディジタル・アナログ変換回路であ
る。
FIG. 1 is a block diagram showing an embodiment of a digital-to-analog converter according to the present invention, in which 1 is a branch circuit, 2 is a branch circuit;
, 3 is a shift register circuit, 4゜5 is a color reference memory, 6
9 are latch circuits, 10 is a phase inversion circuit, 11 is a multiplexer, and 12 is a digital-to-analog conversion circuit.

同図において、シフトレジスタ回路2、色参照メモリ4
、ラッチ回路6.8はl系統をなし、シフトレジスタ回
路3、色参照メモリ5、ラッチ回路7,9も別の1系統
をなしている。シフトレジスタ回路2,3は、夫々、複
数のシフトレジスタからなり、画像メモ+) 101 
(第3図)から送出される偶ピクセルデータ122、奇
ピクセルデータ123を取り込むピクセルデータ入力回
路を構成している。色参照メ七り4,5には複数の異な
る色データが格納されている。ここでは、ca’r表示
装置103(第3図)で16階調の色を表現するものと
し、したがって、色参照メモリ4,5には、夫々、16
種の色データが格納されており、各色データは4ビツト
する。色参照メモリ4と色参照メモリ5とでは、同一色
データが同一アドレスに格納されている。
In the figure, a shift register circuit 2, a color reference memory 4
, latch circuits 6 and 8 form one system, and shift register circuit 3, color reference memory 5, and latch circuits 7 and 9 also form another system. The shift register circuits 2 and 3 each consist of a plurality of shift registers, and the image memo +) 101
It constitutes a pixel data input circuit that takes in even pixel data 122 and odd pixel data 123 sent from the circuit (FIG. 3). A plurality of different color data are stored in the color reference menus 4 and 5. Here, it is assumed that the ca'r display device 103 (FIG. 3) expresses 16 gradations of color, and therefore, the color reference memories 4 and 5 each have 16 tones of color.
Seed color data is stored, and each color data has 4 bits. In the color reference memory 4 and the color reference memory 5, the same color data is stored at the same address.

次に、この実施例の動作を第2図のタイミングチャート
を用いて説明する。
Next, the operation of this embodiment will be explained using the timing chart of FIG.

ビデオ・タイミング発生器100100(図)から送出
される周波数φ/2のクロック信号120は分周回路1
で2分周されて周波数V4のロード・タイミング信号1
21に変換され、画仰メモIJ 101 (第3図)と
シフト・レジスタ回路2.3に送出される。画像メモリ
101は、ロード・タイミング信号121の立下りエツ
ジで偶ピクセルデータ122.奇ビクセルデータ123
の読み出しを行なう。シフト・レジスタ回路2は、画像
メモリ101から送られる周波数φ7’4058ビツト
(4ビツト/ピクセル×2ピクセル)並列の偶ピクセル
・データを、周波数V4のロード・タイミング信号12
1と周波数いのクロック信号120を用いて取り込み、
シフトする。
A clock signal 120 with a frequency φ/2 sent from a video timing generator 100100 (figure) is transmitted to a frequency dividing circuit 1
Load timing signal 1 with frequency V4 divided by 2 by
21 and sent to the image scale memo IJ 101 (FIG. 3) and the shift register circuit 2.3. The image memory 101 stores even pixel data 122 . Odd pixel data 123
Read out. The shift register circuit 2 converts the parallel even pixel data of frequency φ7' 4058 bits (4 bits/pixel x 2 pixels) sent from the image memory 101 into the load timing signal 12 of frequency V4.
1 and a clock signal 120 with a frequency of 1,
shift.

いま、CRT表示装置103(第3図)の画面上での1
番目、2番目、3番目、4番目、・・・・・・のピクセ
ルに対するピクセルデータを≠X、+2.+3、す4.
・・・・・・とし、奇ピクセルデータ123が2つのピ
クセルデータ÷1.す3からなるとすると、偶ピクセル
データ122は2つのピクセルデータナ2、す3からな
る。
1 on the screen of the CRT display device 103 (Fig. 3).
Pixel data for the th, 2nd, 3rd, 4th, etc. pixels are ≠X, +2. +3, 4.
...and the odd pixel data 123 is 2 pixel data ÷ 1. Even pixel data 122 consists of two pixel data numbers 2 and 3.

シフトレジスタ回路2は、たとえば、2個の4ビツトシ
フトレジスタからなっている。このシフトレジスタ回路
2にピクセルデータφ2.す4からなる偶ピクセルデー
タ122が供給されると、これらピクセルデータナ2.
す4は、夫々、別々の4ビツトシフトレジスタにロード
・タイミング信号121の立上りエツジで取り込まれる
。一方の4ビツトシフトレジスタに格納されたピクセル
データナ2は、そのまま4ビツトパラレルの出力ピクセ
ルデータ221として色参照メモリ4に供給され、ピク
セルデータナ2で指定されるアドレスの4ビツトパラレ
ルの色データが色出力データ223として読み出される
。シフトレジスタ回路2では、クロック信号120の次
の立上りエツジで4ビツトシフトレジスタに格納されて
いるピクセルデータナ4が他方の4ビツトシフトレジス
タにシフトされ、出力ピクセルデータ221として色参
照メモリ4に送られる。したがって、色参照メモリ4か
らは、ピクセルデータナ、4で指定されるアドレスの4
ビツトパラレルの色データが色出力データ223として
読み出される。
The shift register circuit 2 includes, for example, two 4-bit shift registers. Pixel data φ2. When even pixel data 122 consisting of 4 is supplied, these pixel data 2 .
4 are respectively loaded into separate 4-bit shift registers on the rising edge of load timing signal 121. The pixel data na 2 stored in one of the 4-bit shift registers is directly supplied to the color reference memory 4 as 4-bit parallel output pixel data 221, and the 4-bit parallel color data at the address specified by the pixel data na 2 is supplied as is. is read out as color output data 223. In the shift register circuit 2, at the next rising edge of the clock signal 120, the pixel data 4 stored in the 4-bit shift register is shifted to the other 4-bit shift register and sent to the color reference memory 4 as output pixel data 221. It will be done. Therefore, from the color reference memory 4, the pixel data number 4 at the address specified by the pixel data number 4 is
Bit parallel color data is read out as color output data 223.

シフトレジスタ回路3も同様であり、まず、奇ピクセル
データ123のピクセルデータナ1を出力ピクセルデー
タ222として色参照メモリ5に送り、クロック信号1
20の次の立上りエツジでピクセルデータナ3を出力ピ
クセルデータ222として色参照メモリ5に送る。これ
により、色参照メモリ5からは、ピクセルデータ÷1.
+3に対する4ビツトパラレルの色出力データ224が
その順序で得られる。
The same applies to the shift register circuit 3. First, pixel data number 1 of odd pixel data 123 is sent to the color reference memory 5 as output pixel data 222, and clock signal 1 is sent to the color reference memory 5.
On the next rising edge of 20, the pixel data data 222 is sent to the color reference memory 5 as output pixel data 222. As a result, from the color reference memory 5, pixel data divided by 1.
4-bit parallel color output data 224 for +3 is obtained in that order.

なお、第2図では、ピクセルデータ+1.す2゜ナ3.
す4に対する色出力データを夫々同一符号す1.す2.
す3.す4で表わしている。色出力データナ2.す1は
同一タイミングで得られ、次いで色出力データナ4.す
2が同一タイミングで得られる。
In addition, in FIG. 2, pixel data +1. Su2゜na3.
1. The color output data for 4 is the same code. 2.
3. It is represented by 4. Color output data na2. Color output data 4.1 is obtained at the same timing, and then color output data 4. 2 are obtained at the same timing.

色出力データ223はクロック信号120の立上りエツ
ジでラッチ回路6にラッチされ、色出力データ224も
、同様に、ラッチ回路7にラッチされる。
Color output data 223 is latched by latch circuit 6 at the rising edge of clock signal 120, and color output data 224 is similarly latched by latch circuit 7.

ラッチ回路7から出力される色出力データ226は、ク
ロック信号120のラッチ回路7と同じタイミングの立
上りエツジでラッチ回路9にラッチされるが、ラッチ回
路6から出力される色出力データ225は、クロック信
号120を位相反転回路10で位相反転して得られる反
転クロック信号220の立上りエツジでラッチ回路8に
ラッチされる。したがって、ラッチ回!@8のラッチタ
イミングはラッチ回路9のラッチタイミングよりもクロ
ック信号120の一周期だけ遅れ、ラッチ回路8から出
力される色出力データ227はラッチ回路8から出力さ
れる色出力データ228よりも1/2周期だけ遅れるこ
とになる。
The color output data 226 output from the latch circuit 7 is latched by the latch circuit 9 at the same rising edge of the clock signal 120 as the latch circuit 7, but the color output data 225 output from the latch circuit 6 is The latch circuit 8 latches the signal 120 at the rising edge of the inverted clock signal 220 obtained by inverting the phase of the signal 120 by the phase inverting circuit 10 . Therefore, latch times! The latch timing of @8 is delayed by one cycle of the clock signal 120 than the latch timing of the latch circuit 9, and the color output data 227 output from the latch circuit 8 is 1/1/2 slower than the color output data 228 output from the latch circuit 8. There will be a delay of two cycles.

マルチプレクサ11はクロック信号120によって制御
され、クロック信号120が高レベルのときには色出力
データ228を、低レベルのときには色出力データ22
7を選択する。したがって、マルチプレクサ11から4
ビツトパラレルの色出力データがすl、す2.÷3.÷
4の順にクロック信号120の172周期ずつ得られる
Multiplexer 11 is controlled by clock signal 120 and outputs color output data 228 when clock signal 120 is high and outputs color output data 22 when clock signal 120 is low.
Select 7. Therefore, multiplexers 11 to 4
Bit-parallel color output data is 1, 2. ÷3. ÷
172 cycles of the clock signal 120 are obtained in the order of 4.

このようにして、マルチプレクサ11からはクロック信
号の周波数V2の2倍の周波数φの色出力データ229
が得られる。この色出力データ229はディジタル・ア
ナログ変換回路12で色出力アナログデータ124に変
換され、CRTfi示装置103(第3図)に供給され
る。
In this way, the multiplexer 11 outputs color output data 229 with a frequency φ that is twice the frequency V2 of the clock signal.
is obtained. This color output data 229 is converted into color output analog data 124 by the digital/analog conversion circuit 12 and supplied to the CRTfi display device 103 (FIG. 3).

以上のように、この実施例では、CR1表示装置に供給
される色出力アナログデータの周波数の1/2の周波数
のクロック(i号が半導体基板外から供給されて動作し
、また、ピクセルデータ入力のためのタイミング信号も
このクロック信号を分周して得られるものであるから、
クロック信号の発生回路やタイミング信号形成のための
分周回路は低速動作のものでよく、これらを高価なEC
Li成とする必要がないし、分周回路も同一半導体基板
上に設けることができる。
As described above, in this embodiment, the clock (i) having a frequency that is half the frequency of the color output analog data supplied to the CR1 display device is supplied from outside the semiconductor substrate, and the pixel data input The timing signal for is also obtained by dividing this clock signal, so
The clock signal generation circuit and the frequency division circuit for forming the timing signal can operate at low speeds, and these can be used in expensive ECs.
There is no need to use Li, and the frequency dividing circuit can also be provided on the same semiconductor substrate.

なお、上記実施例では、入力回路と色参照メモリとから
なる系統を2個設けたものであったが、これを一般にN
個(但し、Nは2以上の整数)とすることができ、この
場合には、半導体基板外から供給されるクロック信号の
周波数をφハとすることができる。さらに、画像メモリ
101から出力される各系統のピクセルデータがM個(
但し、Mは1以上の整数)のピクセルに対応したピクセ
ルデータからなるとすると(したがって、各系統のピク
セルデータは、ピクセルに対応したピクセルデータかに
ビットからなるとすると、kMビ・ノドのパラレルデー
タとなる)、クロ・ツク信号からロードタイミング信号
を形成する分周回路(第1図の分周回路1に相当)とし
てはM分周回路が用いられ、ロード・タイミング信号の
周波数は(φハ)7Mとなる。
In the above embodiment, two systems each consisting of an input circuit and a color reference memory were provided, but this is generally N.
(where N is an integer of 2 or more), and in this case, the frequency of the clock signal supplied from outside the semiconductor substrate can be set to φc. Furthermore, M pieces of pixel data of each system output from the image memory 101 (
However, if it is made up of pixel data corresponding to pixels (M is an integer greater than or equal to 1) (therefore, if each system's pixel data is made up of pixel data corresponding to pixels or bits, then it is kM bi-nod parallel data. An M frequency divider circuit is used as a frequency divider circuit (corresponding to frequency divider circuit 1 in Fig. 1) that forms a load timing signal from a clock signal, and the frequency of the load timing signal is (φc). It will be 7M.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によれば、表示装置の解像
度に対応する色出力アナログデータの周波数に比べ、よ
り低周波数のクロック信号を用いて動作することができ
、クロック信号発生回路や該クロック信号からピクセル
データ入力のためのロード・タイミング信号を形成する
分周回路の回路構成に高速ではあるが高価なりCLを用
いる必要がない。
As explained above, according to the present invention, it is possible to operate using a clock signal with a lower frequency than the frequency of color output analog data corresponding to the resolution of a display device, and the clock signal generation circuit and the clock There is no need to use a high-speed but expensive CL in the circuit configuration of a frequency divider circuit that forms a load timing signal for inputting pixel data from a signal.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明によるディジタル・アナログ変換装置の
一実施例を示すブロック図、第2図は第1図の動作を説
明するためのタイミングチャート、第3図はこの実施例
を用いた図形処理装置を示すブロック図である。 l・・・分周回路 2.3・・・シフトレジスタ回路 4.5・・・色参照メモリ 6〜9・・・ラッチ回路1
0・・・位相反転回路   11・・・マルチプレクサ
12・・・ディジタル・アナログ変換回路叉−′ 代理人 弁理士  小 川 勝 男 it  図 窩 3 凹 室 2 口
FIG. 1 is a block diagram showing an embodiment of a digital-to-analog converter according to the present invention, FIG. 2 is a timing chart for explaining the operation of FIG. 1, and FIG. 3 is a graphic processing using this embodiment. FIG. 2 is a block diagram showing the device. l... Frequency divider circuit 2.3... Shift register circuit 4.5... Color reference memory 6-9... Latch circuit 1
0...Phase inversion circuit 11...Multiplexer 12...Digital/analog conversion circuit -' Agent Patent attorney Masao Ogawa IT Figure socket 3 Concave chamber 2 Mouth

Claims (1)

【特許請求の範囲】[Claims] 1、ピクセルデータを取り込むピクセルデータ入力回路
と取り込まれた該ピクセルデータに対応した色出力デー
タを送出する色参照メモリとからなる系統がN個(但し
、Nは2以上の整数)と、クロック信号をN分周して該
ピクセルデータ入力回路での該ピクセルデータの取り込
みタイミングを設定するロード・タイミング信号を生成
する分周回路と、該N系統の色出力データを順次選択す
るマルチプレクサと、該マルチプレクサの出力データを
色出力アナログデータに変換するディジタル・アナログ
回路とを有し、該色出力アナログデータの周波数がφで
あるのに対し、該クロック信号の周波数をφ/Nとする
ことができるように構成したことを特徴とするディジタ
ル・アナログ変換装置。
1. N systems each consisting of a pixel data input circuit that captures pixel data, a color reference memory that sends out color output data corresponding to the captured pixel data (N is an integer of 2 or more), and a clock signal. a frequency divider circuit that generates a load timing signal that divides the frequency of the pixel data by N to set the timing of taking in the pixel data in the pixel data input circuit; a multiplexer that sequentially selects the N systems of color output data; has a digital/analog circuit that converts the output data of the color output analog data into color output analog data, and while the frequency of the color output analog data is φ, the frequency of the clock signal can be set to φ/N. A digital-to-analog converter characterized in that it is configured as follows.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03501300A (en) * 1988-06-24 1991-03-22 ヒユーズ・エアクラフト・カンパニー Video signal generation method and device

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JPS60189792A (en) * 1984-03-09 1985-09-27 ダイキン工業株式会社 Color signal generation circuit for color crt display unit

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