JPS636855A - Analysis method for integrated-circuit mask pattern - Google Patents

Analysis method for integrated-circuit mask pattern

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Publication number
JPS636855A
JPS636855A JP15078686A JP15078686A JPS636855A JP S636855 A JPS636855 A JP S636855A JP 15078686 A JP15078686 A JP 15078686A JP 15078686 A JP15078686 A JP 15078686A JP S636855 A JPS636855 A JP S636855A
Authority
JP
Japan
Prior art keywords
pattern
resistance
reduced
width
patterns
Prior art date
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Pending
Application number
JP15078686A
Other languages
Japanese (ja)
Inventor
Takeshi Sakata
武 坂田
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Publication of JPS636855A publication Critical patent/JPS636855A/en
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Abstract

PURPOSE:To quickly determine a resulting value near to the true value by means of a computer for analysis of mask patterns, by reducing the patterns in an integrated circuit to determine resistances and their values. CONSTITUTION:A minimal width W4 is first extracted from a pattern 1. The pattern is then reduced to a half width of W4. A pattern W5 small in width next to W4 is then extracted. A patterning part (a, b, c, d) having a width is reduced to a half width of W5. Such operations of extraction and reduction are repeated until all the smallest widths of the patterns become zero. As regards computing resistances in the parts becoming zero in their pattern widths, the first part becoming zero, that is, the d-e part of the reduced pattern 4 is made to have a resistance expressed in Rde (fs, W4, lde). The resistances are determined in the same way. A resistance path from the contact parts 2 to 3 can be formed by connecting the determined resistances R2f, Rfg, Rgd, and Rde.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路マスクパターンの解析方法に関し、特
にコンピュータを使用する集積回路マスクパターンの解
析方法に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of analyzing an integrated circuit mask pattern, and more particularly to a method of analyzing an integrated circuit mask pattern using a computer.

〔従来の技術〕[Conventional technology]

゛ 従来、集積回路のマスクパターンに関する電気的な
解析は、主に人手で行っていた。そのため、多大の工数
を要するという問題がある上、計算ミスも多く、良い解
析結果が得られないという問題があった。そこで、コン
ピュータを利用するCAD (Computer Ai
ded Design)化が進められている。現在CA
D法に用いられている方法は矩形分割法である0例えば
、配線パターンの抵抗値及び抵抗路の算出について説明
すると、マスクパターンを矩形に分割し、各矩形の中心
線を抵抗路として計算を進める方法である。
゛ Conventionally, electrical analysis of integrated circuit mask patterns has been mainly performed manually. Therefore, there was a problem in that it required a large amount of man-hours, and there were also many calculation errors, making it difficult to obtain good analysis results. Therefore, CAD (Computer Ai)
ded Design) is progressing. Currently CA
The method used in the D method is the rectangular division method.0For example, to explain the calculation of the resistance value and resistance path of a wiring pattern, the mask pattern is divided into rectangles and the center line of each rectangle is used as the resistance path. This is the way to proceed.

第5図は従来の矩形分割法による抵抗路の求め方を説明
するためのパターン図である。  。
FIG. 5 is a pattern diagram for explaining how to find a resistance path using the conventional rectangular division method. .

パターン1を図の破線で示すように矩形に分割し、分v
I線のそれぞれの中点をり、iとする。コンタクト部2
から中点り、i、コンタクト部3に至るように線分で結
ぶことにより抵抗路7が得られる。それぞれの線分の長
さをe 2b、 1! hl+ 1! +3で表わし、
抵抗をR2,、Rh、、R,、で表わし、全体の長さを
+23、抵抗をR23で表わすことにすると、 L 23= 1!2b+ (! b++ 113R23
= R211+ R111+ R13で表わされる。
Divide pattern 1 into rectangles as shown by the broken lines in the figure, and
Let the midpoint of each I line be i. Contact part 2
A resistance path 7 is obtained by connecting a line segment from the center point, i, to the contact portion 3. The length of each line segment is e 2b, 1! hl+1! Expressed as +3,
Letting the resistance be represented by R2,,Rh,,R,,, the overall length is +23, and the resistance is represented by R23, L23= 1!2b+ (! b++ 113R23
= R211+ R111+ R13.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述した従来のCADによる方法は、マスクパターンを
単純に矩形分割し、各矩形の辺の中点を結ぶ線を抵抗路
としているため、処理時間の問題や、算出された値が真
値と大きく異・なる等の問題“がある。そのため、仲々
実用化されず、依然として人手にたよっているという問
題がある。
In the conventional CAD method described above, the mask pattern is simply divided into rectangles and the line connecting the midpoints of each rectangle side is used as a resistance path, so there are problems with processing time and the calculated value may be too large compared to the true value. For this reason, there is a problem that it has not been put into practical use and still relies on manual labor.

本発明の目的は、コンピュータを利用して真値に近い計
算値を得られる集積回路マスクパターンの解析方法を提
供することにある。
SUMMARY OF THE INVENTION An object of the present invention is to provide an integrated circuit mask pattern analysis method that uses a computer to obtain calculated values close to the true values.

〔問題点を解決するための手段〕[Means for solving problems]

本発明の集積回路マスクパターンの解析方法は、集積回
路マスクの配線パターンの中で最小幅のパターンを抽出
して縮小する第1ステップと、縮小されたパターンの中
で最小幅のパターンを抽出して縮小することを全パター
ンについて縮小完了まで繰返す第2ステップと、各縮小
されたパターンについて抵抗値を算出する第3ステップ
と、抵抗を求める二点間を前記縮小されたパターンの接
続によって抵抗路を形成し、前記算出された抵抗値を用
いて前記二点間の抵抗値を算出する第4ステップとを含
んで構成される。
The integrated circuit mask pattern analysis method of the present invention includes the first step of extracting and reducing the minimum width pattern among the wiring patterns of the integrated circuit mask, and the step of extracting the minimum width pattern among the reduced patterns. a second step in which the reduction is repeated for all patterns until the reduction is completed; a third step in which a resistance value is calculated for each reduced pattern; and a fourth step of calculating a resistance value between the two points using the calculated resistance value.

〔実施例〕〔Example〕

次に、本発明の実施例について図面を参照して説明する
Next, embodiments of the present invention will be described with reference to the drawings.

第1図(A)〜(C)は本発明の一実施例を説明するた
めの集積回路マスクのパターン及び縮小されたパターン
を示す図である。
FIGS. 1A to 1C are diagrams showing an integrated circuit mask pattern and a reduced pattern for explaining an embodiment of the present invention.

第1図(A>に示すように、マスクのパターン1はL字
形であるとし、各部分の幅をWl〜W4とし、コンタク
ト部2.3を有するものとする。
As shown in FIG. 1 (A), the mask pattern 1 is assumed to be L-shaped, each portion having a width of W1 to W4, and having contact portions 2.3.

このコンタクト部2と3との間の配線抵抗と配線路の抽
出、縮小、計算について説明する。
Extraction, reduction, and calculation of the wiring resistance and wiring path between the contact portions 2 and 3 will be explained.

最初に、パターン1の中で最小幅を抽出する。First, extract the minimum width in pattern 1.

第1図(A>ではW4がそれに当る。In FIG. 1 (A>), W4 corresponds to it.

次に、このW4の1/2の幅でパターンを縮小する。縮
小されたパターンを第1図(13>にa〜eで示す。
Next, the pattern is reduced to a width of 1/2 of this W4. The reduced patterns are shown as a to e in FIG. 1 (13).

次に、W4の次に幅の小さいパターンを抽出する。第1
図(C)でWsがこ収に相当する。そして、幅のあるパ
ターン部分(a、b、c、d)についてWsの1/2の
幅で縮小する。縮小されたパターンをf、gで示す。こ
の様な抽出、縮小作業を全パターンの最小幅がすべて0
になるまで繰返す。
Next, a pattern with the next smallest width after W4 is extracted. 1st
In the diagram (C), Ws corresponds to this yield. Then, the wide pattern portions (a, b, c, d) are reduced to a width of 1/2 of Ws. The reduced patterns are indicated by f and g. This kind of extraction and reduction work is performed when the minimum width of all patterns is all 0.
Repeat until.

次に、パターン幅が0になった部分の抵抗の算出法につ
いて説明する。
Next, a method for calculating the resistance at a portion where the pattern width becomes 0 will be explained.

第2図は第1図(C)の縮小されたパターンの等価抵抗
図、第3図は第1図(A>の等価抵抗図である。
FIG. 2 is an equivalent resistance diagram of the reduced pattern of FIG. 1(C), and FIG. 3 is an equivalent resistance diagram of FIG. 1 (A>).

まず、第1回目でパターンの幅がOになった部分、即ち
縮小パターン4のd−e間の抵抗をRdeとする。Ra
eは、単位面積当りの抵抗fs、幅W4、d、間の長さ
e deの関数である。従って、Rd、(f s 、 
W4 、 j’d−)と表わすことができる。
First, the resistance between de and e of the reduced pattern 4, which is the part where the width of the pattern becomes O in the first time, is set as Rde. Ra
e is a function of resistance per unit area fs, width W4, d, and length e de. Therefore, Rd, (f s ,
W4, j'd-).

次に、2回目の縮小でパターン幅がOになった部分、即
ち、縮小パターン5のf−g間の抵抗をR□とする。R
e、はRdeと同様に、fs、W、。
Next, let R□ be the portion where the pattern width becomes O in the second reduction, that is, the resistance between f and g of the reduced pattern 5. R
e, is similar to Rde, fs, W,.

e□(et−は線分子gの長さ)の関数であるので、R
□(fs 、Ws 、e□)と表わすことができる。
Since it is a function of e□ (et- is the length of the line molecule g), R
It can be expressed as □(fs, Ws, e□).

次に、コンタクト部からコンタクト部へ向けて抵抗路を
求める。コンタクト部2側から探査して最も近い抵抗を
求める。この場合、最も近いのは頂点fである。コンタ
クト部2と頂点fとの間の抵抗をR2fとする。この間
の抵抗は、2回目の縮小領域に位置するため、幅をWl
とする。従って、抵抗R25はfs、Wl、l!2f(
e2fはコンタクト部2と頂点でとの間の長さ)の関数
となる。
Next, find a resistance path from contact part to contact part. Search from the contact part 2 side to find the closest resistance. In this case, the closest one is vertex f. Let R2f be the resistance between the contact portion 2 and the apex f. The resistance during this period is located in the second reduction area, so the width is changed to Wl
shall be. Therefore, resistor R25 is fs, Wl, l! 2f(
e2f is a function of the length between the contact portion 2 and the apex.

従って、R2r (f s 、 WI、 !! □r)
と表わされる。
Therefore, R2r (f s , WI, !! □r)
It is expressed as

次に、抵抗Rf8を通り、頂点gより最も近い距離に位
置する抵抗Rdeを探査する。頂点gとdとの間の長さ
をe gdとすると、g−d間の抵抗Rgdは、f5.
Wl、e□の関数である。従って、Rfd(f s 、
 Wt 、 e gct)で表わされる。
Next, the resistor Rde passing through the resistor Rf8 and located at the closest distance from the vertex g is searched. If the length between vertices g and d is e gd, the resistance Rgd between g and d is f5.
It is a function of Wl, e□. Therefore, Rfd(f s ,
Wt, e gct).

以上のようにして、抵抗Ft2t、R□、R□。As described above, the resistances Ft2t, R□, and R□.

Raやをつなぐことにより、コンタクト部2からコンタ
クト部3へ至る抵抗路が出来上る。このようにして求め
た抵抗路の抵抗値をR23、抵抗路長をL23とすると
、それぞれ R23= R23(R2t、 Rr、、 R□、Rdl
l)L23= L23 (12r、 l rg、 l!
 gd、 e ds)で表わされる。
By connecting Ra, a resistance path from contact portion 2 to contact portion 3 is completed. If the resistance value of the resistance path obtained in this way is R23, and the resistance path length is L23, then R23=R23(R2t, Rr,, R□, Rdl)
l) L23= L23 (12r, l rg, l!
gd, e ds).

第4図にこうして求めた抵抗路と抵抗値を示す。Figure 4 shows the resistance path and resistance value thus determined.

第6図は本発明の実施例に使用するコンピュータの要部
のブロック図である。
FIG. 6 is a block diagram of the main parts of a computer used in an embodiment of the present invention.

入力装置8は、例えば磁気テープ装置であり、本発明の
解析に必要なデータを入力する。演算部9は前述の抵抗
路及び抵抗値を求める演算処理を行う。記憶装置10は
、例えば磁気ディスクであり、演算処理をサポートする
。出力装置11は、例えばプロッタで、所望のデータを
印刷する。出力は、陰極線管に表示させるようにするこ
ともできる。これらはバス12で接続される。
The input device 8 is, for example, a magnetic tape device, and inputs data necessary for analysis of the present invention. The arithmetic unit 9 performs arithmetic processing to obtain the aforementioned resistance path and resistance value. The storage device 10 is, for example, a magnetic disk, and supports arithmetic processing. The output device 11 is, for example, a plotter, and prints desired data. The output can also be displayed on a cathode ray tube. These are connected by a bus 12.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明は、集積回路のパターンを
縮小しながら抵抗路と抵抗値を求めていく方法を採用し
たので、マスクパターンの解析にコンピュータを使用し
、しかも真値に近い結果を迅速に求めることができると
いう効果がある。
As explained above, the present invention employs a method of determining the resistance path and resistance value while reducing the integrated circuit pattern, so a computer is used to analyze the mask pattern, and the result is close to the true value. This has the advantage that it can be quickly requested.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図(A)〜(C)は本発明の一実施例を説明するた
めの集積回路マス・りのパターン及び縮小されたパター
ンを示す図、第2図は第1図(C)・の縮小されたパタ
ーンの等価抵抗図、第3図は第1図(A)の等価抵抗図
、第4図は本発明により求められるマスクパターンの抵
抗路と抵抗値を示す図、第5図は従来の矩形分割法によ
る抵抗路の求め方を説明するためのパターン図、第6図
は本発明の実施に使用するコンピュータの要部のブロッ
ク図である。 1・・・パターン、2.3・・・コンタクト部、4,5
・・・縮小されたパターン、6,7・・・抵抗路、8・
・・入力装置、9・・・演算部、10・・・記憶装置、
11・・・出力装置、12・・・バス、W1〜W6・・
・パターン幅。 +1   。 i 不 1フ 第2図 1?1d(h、Wt、 21!+ 茅J面
1(A) to 1(C) are diagrams showing an integrated circuit mass pattern and a reduced pattern for explaining one embodiment of the present invention, and FIG. 2 is a diagram showing the pattern of FIG. 1(C). 3 is an equivalent resistance diagram of the reduced pattern of FIG. 1(A), FIG. 4 is a diagram showing the resistance path and resistance value of the mask pattern obtained by the present invention, and FIG. 5 is a diagram of the conventional one. FIG. 6 is a pattern diagram for explaining how to find a resistance path using the rectangular division method. FIG. 6 is a block diagram of the main parts of a computer used to implement the present invention. 1... Pattern, 2.3... Contact part, 4, 5
...Reduced pattern, 6,7...Resistance path, 8.
... input device, 9 ... calculation section, 10 ... storage device,
11... Output device, 12... Bus, W1 to W6...
・Pattern width. +1. i Not 1f 2nd figure 1?1d (h, Wt, 21!+ Kaya J side

Claims (1)

【特許請求の範囲】[Claims] 集積回路マスクの配線パターンの中で最小幅のパターン
を抽出して縮小する第1ステップと、縮小されたパター
ンの中で最小幅のパターンを抽出して縮小することを全
パターンについて縮小完了まで繰返す第2ステップと、
各縮小されたパターンについて抵抗値を算出する第3ス
テップと、抵抗を求める二点間を前記縮小されたパター
ンの接続によって抵抗路を形成し、前記算出された抵抗
値を用いて前記二点間の抵抗値を算出する第4ステップ
とを含むことを特徴とする集積回路マスクパターンの解
析方法。
The first step of extracting and reducing the minimum width pattern among the wiring patterns of the integrated circuit mask, and the extraction and reduction of the minimum width pattern among the reduced patterns are repeated for all patterns until the reduction is completed. The second step and
A third step of calculating a resistance value for each reduced pattern, forming a resistance path between two points for which resistance is to be determined by connecting the reduced patterns, and using the calculated resistance value to connect the two points. a fourth step of calculating a resistance value of an integrated circuit mask pattern.
JP15078686A 1986-06-26 1986-06-26 Analysis method for integrated-circuit mask pattern Pending JPS636855A (en)

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JP (1) JPS636855A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0226A (en) * 1988-12-28 1990-01-05 Seiko Epson Corp Liquid crystal display device
US6064361A (en) * 1992-05-19 2000-05-16 Citizen Watch Co., Ltd. Method of driving LCD

Cited By (2)

* Cited by examiner, † Cited by third party
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JPH0226A (en) * 1988-12-28 1990-01-05 Seiko Epson Corp Liquid crystal display device
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