JPS6362138B2 - - Google Patents

Description

請求の範囲 １ 予定の公称ビツト速度を持つ到来ビツト・シ
ーケンスを基準ビツト・シーケンスと比較するビ
ツト・シーケンスの一致検出器に於て、それぞれ
が前記到来ビツト・シーケンスと並列に接続され
た個別の入力を有し、かつ、印加されるサンプラ
制御信号入力によつて定まる相次ぐサンプリング
時に入力ビツト・シーケンスの二値を表わす出力
を生じる複数の二値ビツト・サンプラと、前記公
称ビツト速度に近い周波数で繰返す複数の位相変
位した出力を有し、各出力が前記サンプラ制御信
号入力のそれぞれの一入力に接続されている位相
変位したサンプラ制御信号の源と、それぞれが対
応する前記サンプラからの相次ぐ出力信号値を貯
蔵するために前記複数のサンプラの対応する１つ
の出力に接続された複数のビツト貯蔵レジスタ
と、それぞれが前記ビツト貯蔵レジスタうちの対
応する１つのレジスタの順次変位した出力を受け
るように接続された第１の入力および前記第１の
入力に与えられる前記連続した信号と同期して比
較される基準信号のシーケンスを受ける第２の入
力を有し、かつ、相次ぐビツト比較の一致が予定
の数になつてから出力信号を生じる出力を有する
複数の比較器と、前記比較器の前記第２の入力に
接続された基準ビツト・シーケンス源装置と、そ
れぞれが前記比較器の各出力と接続される複数の
一致表示貯蔵ラツチ装置と、前記一致表示貯蔵ラ
ツチ装置に接続され、前記複数の一致表示貯蔵ラ
ツチ装置の内容の予定の論理組合せに応答して予
定の信号を発生する制御出力信号発生装置とを有
する一致検出器。

２ 特許請求の範囲１に記載した一致検出器に於
て、前記位相変位したサンプラ制御信号の源が、
Ｐを奇数として、位相の異なるＰ個の出力を発生
する手段を含み、前記制御出力信号発生装置が、
前記一致表示貯蔵ラツチ装置の内の多数に貯蔵さ
れている一致の表示が存在することに応答して信
号を発生する手段を含んでいる一致検出器。

３ 特許請求の範囲２に記載した一致検出器に於
て、前記基準ビツト・シーケンス源装置が各比較
器に個別に付設されている個別の源手段を含む一
致検出器。

４ 特許請求の範囲１に記載した一致検出器に於
て、前記ビツト貯蔵レジスタがシフト・レジスタ
である一致検出器。

５ 特許請求の範囲４に記載した一致検出器に於
て、シフト・レジスタ・ループがＮビツトの容量
を持つ一致検出器。

６ 特許請求の範囲４又は５に記載した一致検出
器に於て、制御ビツト・シーケンス発生器が前記
サンプラ制御信号源の各々の位相変位した出力に
接続され、前記制御ビツト・シーケンス発生器が
各々のサンプラ制御信号に応答して、Ｎを解析さ
れるビツト・シーケンスの長さとして、少なくと
もＮビツトを持つ制御ビツト・シーケンスを、解
析されるビツト・シーケンスの公称ビツト速度よ
り実質的に高いビツト速度で発生し、該制御ビツ
ト・シーケンスがそれぞれ関連したシフト・レジ
スタを駆動する様にした一致検出器。

７ 特許請求の範囲６に記載した一致検出器に於
て、前記制御ビツト・シーケンス発生器が、Ｎを
解析されるビツト・シーケンスのビツト数とし
て、各々のサンプラ制御信号に応答してＮ×（Ｎ
＋１）個のパルスを持つパルス群を発生する手段
を含む一致検出器。

８ 特許請求の範囲７に記載した一致検出器に於
て、前記制御ビツト・シーケンス発生器が、シフ
ト・レジスタを駆動する制御パルス列中の各々の
（Ｎ＋１）番目のパルスを抑圧する手段を含む一
致検出器。

９ 特許請求の範囲８に記載した一致検出器に於
て、前記制御ビツト・シーケンス発生器が、それ
ぞれ制御ビツト・シーケンス内の（Ｎ＋１）番目
のパルスを発生し、該パルスが対応する比較器を
リセツトするように接続された一致検出器。

１０ 特許請求の範囲９に記載した一致検出器に
於て、各々の一致表示貯蔵ラツチ装置が、それぞ
れが対応するサンプラへ入力されるサンプラ制御
信号によつてリセツトされるように接続された一
致検出器。

１１ 特許請求の範囲１乃至５のいずれか１項に
記載した一致検出器に於て、前記制御出力信号発
生装置が、Ｐを位相の異なるサンプラ制御信号の
数として、それぞれ（Ｐ−１）個の入力を持つＰ
個のアンド・ゲートと、該アンド・ゲートの出力
を出力計数器に接続するオア・ゲートと、該出力
計数器及び制御出力信号線の間に接続された閾値
装置とを有している一致検出器。

１２ 特許請求の範囲１１に記載した一致検出器
に於て、前記閾値装置は、関連した出力計数器の
カウントが、Ｎを解析されるビツト列中にあるビ
ツトの数として、１より大きくＮより小さい予定
の値を持つ時、信号を送出す一致検出器。

１３ 特許請求の範囲１乃至５のいずれか１項に
記載した一致検出器に於て、前記制御出力信号発
生装置が、一致表示貯蔵ラツチ装置の内の相異な
る１つから供給される第１の組の入力及び対応す
る相のサンプラ制御信号が供給される別の第２の
組の入力をそれぞれ持つ複数のアンド・ゲート
と、該アンド・ゲートの出力を出力計数器に接続
するオア・ゲートと、前記出力計数器の出力と制
御出力信号線との間に接続されていて、前記出力
計数器にあるカウントが、Ｎを解析されるビツ
ト・サンプル中のビツトの数として、１より大き
くＮより小さい予定の数値Ｍを越える時、前記制
御出力信号線に信号を送出す閾値装置とを含む一
致検出器。

１４ 特許請求の範囲１３に記載した一致検出器
に於て、前記閾値装置が、M′をＭより小として、
ＭとM′の異なる予定の値で作用する様に設定す
ることが出来る一致検出器。

１５ 特許請求の範囲１４に記載した一致検出器
に於て、前記出力制御信号線が信号保持遅延回路
に接続され、前記設定が出来る閾値装置の閾値が
通常は高い方の閾値レベルＭにあり、前記信号保
持遅延回路の出力に信号が現われると、数値を減
少して、前記閾値装置を一層低い値M′に作動す
る一致検出器。

１６ 特許請求の範囲１５に記載した一致検出器
に於て、前記閾値装置からの出力線がオア・ゲー
トを介して前記信号保持遅延回路の入力に接続さ
れている一致検出器。

明細書 この発明は改良された２進検出及び閾値回路、
具体的に云えば、ビツトの同期化を必要とせず
に、反復的な２進ワードを検出する回路に関す
る。

或る無線通信方式では、特定の無線搬送波周波
数にのせた送信が、選ばれた受信機（１つ又は複
数）だけによつて聞かれ、同じ特定の無線搬送波
周波数にのせた別の送信が別の選ばれた受信機
（１つ又は複数）によつて聞こえることが望まし
かつたり、必要であつたりすることがある。この
様な方式は、連続信号音制御形スケルチ方式（場
合によつてCTCSSと呼ぶ）によつて実現されて
いた。然し、この方式は、情報周波数又は音声周
波数の範囲の外側、普通はそれより低い周波数の
可聴信号音を必要とするが、こういう周波数は
波作用が困難である。この理由で、或るこの種の
方式は２進信号を用い、予定数の２進ビツトを予
定の配置にして構成される予定の２進ワードを連
続的に繰返して送信する。この方式では、この予
定の２進ワードを検出する様にプログラムされた
無線受信機（１つ又は複数）だけが作動され、送
信が聞こえる。

そこで問題は、選択信号が、同期の初期設定を
必要とせずに、特定の受信機に関するものかどう
かの速やかな決定を下すことであり、一旦この決
定が下されて、通信が設定されたら、通信を設定
する場合と区別して、通信を保持する為の判断基
準をゆるめることである。この問題が、到来信号
を位相変位させて検査すると共に、短期の多数決
選択又は長期の一致の累積を交代的に使う方式に
よつて解決される。この場合、計数器が閾値回路
を通じて作用するが、その閾値は、一旦選択が行
われると、変えることが出来る。

この発明は繰返し２進ワードを形成する一連の
２進ビツトに対する入力を持つ検出回路に関す
る。複数個の論理サンプリング手段をこの入力に
接続して、夫々の出力に各々の入力ビツトの位相
変位した論理サンプルを発生する。シフト・レジ
スタを各々のサンプリング手段の出力に夫々結合
する。サンプリング手段及びシフト・レジスタ
は、各々のシフト・レジスタに貯蔵される論理サ
ンプルが循環する様に、又は各々の新しいサンプ
ルがシフト・レジスタに送込まれ、一番古いサン
プルがシフト・レジスタから除去される様に配置
されている。予定の２進ワードを発生する複数個
の発生手段を設ける。比較手段が発生手段及びシ
フト・レジスタに夫々結合され、発生手段にある
２進ワードをシフト・レジスタにあるサンプルと
比較する。シフト・レジスタは、入力２進ビツト
の速度より高い速度で動作させ、この為、発生手
段にある２進ワードを入力ビツトの間にあるシフ
ト・レジスタ内のサンプルのことごとくのシーケ
ンスと比較出来る様にする。最後に、閾値手段が
比較手段に接続され、適正な比較成立が予定数あ
つたことに応答して、出力信号を発生する。

この発明の構成並びに作用、及びその特徴及び
利点は、添付図面を参照して以下説明する所から
更によく理解されよう。

第１Ａ図及び第１Ｂ図はこの発明による改良さ
れた検出回路の回路図である。

第２Ａ図乃至第２Ｇ図は第１Ａ図及び第１Ｂ図
の検出回路の動作を例示する波形図である。

第３図は第１Ａ図及び第１Ｂ図の検出回路と一
緒に使うこの発明による改良された閾値回路の回
路図である。

第４Ａ図乃至第４Ｆ図は第３図の閾値回路の動
作を例示する波形図である。

第１Ａ図及び第１Ｂ図は併せて見る様になつて
おり、第１Ａ図の右側の導線が第１Ｂ図の対応す
る位置にある左側の導線に接続される。前に述べ
た様に、この発明は、複数個の２進ビツトを持つ
予定の２進ワードを反復的に送信して、選ばれた
無線受信機（１つ又は複数）の出力を作動又は付
勢する様な無線通信方式に使うことを意図してい
る。振幅又は周波数変調の様に、２進ビツトを使
つて無線周波数搬送波を種々の方法で変調するこ
とが出来るので、任意の所望の形式の信号を復調
して、これらの信号を適当な形で発生し得る無線
受信機１０が示されている。受信機１０で、２進
ビツトが１つの出力に発生され、可聴情報又は情
報が第２の出力に発生される。２つの出力を波
して、互いに干渉しない様にすることが好まし
い。可聴出力が可聴出力回路１３に印加される。
この回路は作動されて、復号信号に応答して出力
を発生する。十分な数の個別の２進ワードを発生
する為、繰返される各々の２進ワードが、予定の
シーケンスで論理１及び論理０を持つ23個の２進
ビツトで構成され、予定の２進ワードを形成して
いると仮定する。然し、１ワードに含まれるビツ
トの数がこれより多くても少なくてもよい。これ
らの２進ビツトはビツト速度BRを持つと仮定す
る。これは典型的には毎秒135ビツトにすること
が出来る。ビツト速度BRよりも整数倍だけ大き
い速度でパルスを発生するサンプル・クロツク１
１がこの回路に共通である。同様な複数個、例え
ば３個の回路が設けられ、その各々には受信した
２進ビツトが供給され、各々の回路が、他の回路
に対して変位した時刻に２進ビツトをサンプリン
グする。図示の実施例はこういう回路を３つ使
い、この為、サンプル・クロツク１１はビツト速
度BRの３倍の速度で動作する。サンプル・クロ
ツク１１の速度は非常に正確であることが好まし
いが、２進ビツトが始まる時刻に対して各々のク
ロツク・パルスが発生される実際の時間は制御す
る必要がない。即ち、クロツク・パルスは２進ビ
ツトと同期する必要がない。このサンプル・クロ
ツク１１が分相器１２に接続され、この分相器が
３つの出力を持つていて、その各々の出力にビツ
ト速度BRで出力パルスを発生する。これらのパ
ルスは他のパルスに対して相対的に時間又は位相
がずれている。即ち、分相器１２は、夫々速度
BRであつて好ましくは120゜ずつ離れた位相関係
を持つ夫々の持続時間の短い信号φ１，φ２，φ
３を発生する。こういう回路は更に多く又は更に
少なく用いてもよい。例えば２個又は４個又は更
に多くを用いてもよいことを承知されたい。所定
の複数個Ｎに対し、分相器１２が、夫々速度BR
を持ち、他の出力に対して360゜／Ｎの位相関係を
持つＮ個の異なる出力を発生する。分相器１２か
らの各々の出力が夫々の回路に印加される。相１
（φ１）出力に対しては、この回路が第１Ａ図及
び第１Ｂ図の一番上側部分に横に示されている。
相２（φ２）回路が第１Ａ図及び第１Ｂ図の中心
部分に横に示されており、相３（φ３）回路が第
１Ａ図及び第１Ｂ図の一番下側部分に横に示され
ている。この各々の回路は実質的に同じである。
対応する回路素子には同じ参照数字を用い、その
後に相１，相２又は相３を夫々表わす添字、１，
２又は３を付ける。相１回路では、無線受信機１
０からの２進データ・ビツトがサンプラ１４−１
に印加される。このサンプラ１４−１が、分相器
１２からのφ１信号又はパルスの制御の下に、そ
の時刻に、２進データ・ビツトの２進論理状態の
サンプルをとる。こうしてとつたサンプルがマル
チプレクサ１５−１に印加される。マルチプレク
サ１５−１は本質的には単極双投スイツチであ
り、その一方の入力端子がサンプラ１４−１に接
続され、他方の入力端子がシフト・レジスタ１６
−１の出力に接続されている。マルチプレクサ１
５−１の出力端子が、分相器１２からのφ１パル
スの制御の下に、その一方の入力端子に接続され
る。マルチプレクサ１５−１からの出力信号がシ
フト・レジスタ１６−１の入力に印加される。前
に仮定した様に、予定の２進ワードが１及び０の
予定のシーケンスを持つ23ビツトで構成される場
合、シフト・レジスタ１６−１は23段を有する。
シフト・レジスタ１６−１の出力は、マルチプレ
クサ１５−１に印加される他に、比較器回路１７
−１の一方の入力にも印加される。比較器回路１
７−１の他方の入力は、予定の２進ワードを形成
する２進ビツトを逐次的に発生する符号発生器１
８−１から来る。比較器１７−１がその入力に印
加された２つのビツトの論理状態を比較し、ビツ
トの論理状態が同じであれば１つの出力を発生
し、論理状態が異なれば、異なる出力を発生す
る。比較器１７−１は、シフト・レジスタ１６−
１からのビツトを符号発生器１８−１からのビツ
トとの間で正しい比較が成立したことを示す予定
数の出力に応答して、出力を発生する計数器又は
同様な回路を含んでいてよい。この出力がラツチ
回路１９−１に印加され、ラツチ回路は、比較器
１７−１により出力が発生されるビツトの残り時
間に更に１ビツトの時間を加えた長さに少なくと
も等しい選ばれた期間の間、出力Ｌ１を発生す
る。

分相器１２から相１のパルス又は信号がクロツ
ク及び計数器回路２０−１にも印加される。回路
２０−１は、分相器１２からのφ１パルスのビツ
ト速度BRよりも高い速度でクロツク・パルス列
を発生する。23ビツトのワードに対しては、この
速度は少なくとも23×24×BRであることが好ま
しい。こゝで２３は２進ワードを形成するビツト
の予定の数であり、２４は23＋１であつて、理由
は後で説明するが、余分のパルスを発生する為で
ある。毎秒135パルスのビツト速度BRでは、回
路２０−１が毎秒23×24×135、即ち74520パルス
の速度でパルスを発生する。φ１信号を受取る
と、回路２０−１がその出力に23×24、即ち552
個のパルスを発生し、その後、別のφ１信号が印
加されるまで、それ以上のパルスを発生しない。
回路２０−１が、分相器１２からの各々のφ１信
号に応答して、毎秒74520パルスの速度で、この
552個のパルスを発生する。これらの計数される
パルスがパルス除去回路２１−１及びパルス発生
器回路２２−１が印加される。パルス除去器回路
２１−１は、供給された24個のパルス毎に、１つ
のパルスを除去し、残りのパルスをシフト・レジ
スタ１６−１のクロツク入力に供給する。パルス
発生器回路２２−１は、印加された24個のパルス
毎に１個のパルスを発生し、これら単独の各々の
パルスを比較器１７−１のリセツト入力に供給す
る。φ１信号はラツチ回路１９−１のリセツト入
力にも印加される。

相２（φ２）及び相３（φ３）パルス又は信号
に対する回路の他の部分も、相１（φ１）信号に
ついて上に述べた所と同様である。更に相数を増
やす場合、追加される各々の回路も同様である。
全ての回路は同様に動作するが、始動する時刻又
は位相関係はずれている。正確な時刻又は位相は
希望する相又はサンプルの数に関係する。３相の
場合、この時間関係は120゜になる。２相では、時
間関係は180゜になる。この多相サンプリングによ
り、到来２進データ・ビツトとの同期の必要がな
くなり、十分なサンプルが得られるので、ビツト
が歪み又はフエージングを受けていても、各々の
ビツトの正確な表示が得られる。

この回路の相１部分の動作を、共通の時間軸に
対して示した第２Ａ図乃至第２Ｇ図の波形に関連
して説明する。第２Ａ図は受信した２進データ・
ビツトの一部分を示す。第２Ｂ図は分相器１２に
よつて発生されるパルスを示す。第２Ｃ図はクロ
ツク及び計数器回路２０−１によつて発生される
パルスを示す。第２Ｄ図はパルス除去器２１−１
によつて発生されるパルス並びにシフト・レジス
タ１６−１によつて発生されるビツト・サンプル
の番号を示す。第２Ｅ図は符号発生器１８−１に
よつて発生される予定のビツトの番号を示す。第
２Ｆ図はパルス発生器２２−１によつて発生され
るパルスを示す。第２Ｇ図は比較器１７−１で比
較が行われる時刻を示す。これらの波形が現われ
る場所が、第１Ａ図及び第１Ｂ図に対応する文字
によつて示されている。

時刻Ｔ０より前に、回路が十分長い間動作して
いて、シフト・レジスタ１６−１をビツト・サン
プルで埋めたと仮定する。時刻Ｔ０に、分相器１
２が第２Ｂ図に示すφ１パルスを発生したと仮定
する。このφ１パルスが幾つかの作用をする。サ
ンプラ１４−１に受信中の２進ビツトの２進サン
プルをとる様にさせると共に、マルチプレクサ１
５−１をその入力がシフト・レジスタの出力から
サンプラの出力を受取るように切換えさせ、こう
して２進サンプルがこのシフト・レジスタ１６−
１に印加される。仮定した様に、シフト・レジス
タ１６−１が一杯であると、この一番最後のサン
プルが一番古いサンプルの代りになる。これは、
シフト・レジスタ１６−１のタイミングがφ１パ
ルスによつて制御されるからである。φ１パルス
が計数器２０−１に、第２Ｃ図に示した23×24、
即ち、552個の計数されたパルス列の発生を開始
させる。これらの計数されたパルスが符号発生器
１８−１に、２進ワードを形成する予定の２進ビ
ツトのシーケンスを発生させ始める。これらのビ
ツト・シーケンスの出力が第２Ｅ図に示されてい
る。計数された同じパルスがパルス除去器２１−
１及びパルス発生器回路２２−１にも印加され
る。パルス除去器２１−１が、第２Ｄ図に示す様
に、各24番目のパルスを除去し、パルス発生器回
路２２−１が、第２Ｆ図に示す様に、24個のパル
ス毎に、１個のパルスを発生する。第２Ｇ図で時
刻Ｔ０及びＴ１の間に示した比較１で、シフト・
レジスタ１６−１によつて発生されたビツト・サ
ンプル１乃至２３（第２Ｄ図に番号によつて示
す）が、比較器１７−１で、発生器１８−１によ
つて発生された予定の符号ビツト１乃至２３（第
２Ｅ図に番号によつて示す）と夫々比較される。
場所を節約する為、サンプル３乃至２１及び符号
ビツト３乃至２１は省略してある。比較成立が予
定数になると、即ちシフト・レジスタ１６−１か
らの２進１又は２進０が、符号発生器１８−１か
らの２進１又は２進０と同時に発生すると、比較
器１７−１が出力を発生し、この出力により、ラ
ツチ回路１９−１が出力Ｌ１を発生してラツチす
る。この比較成立の予定数は任意の値であつてよ
いが、21が好ましい。比較１が完了すると、時刻
Ｔ２に、計数器パルス２４がシフト・レジスタ１
６−１から除去される。然し、パルス２４は符号
発生器１８−１に供給され、その為、シフト・レ
ジスタ１６−１によつて新しいビツト・サンプル
は発生されないけれども、予定の符号ビツト１は
依然として発生される。このパルス２４がパルス
発生器２２−１にも供給され、これがパルス１
（第２Ｆ図）を発生し、それが比較器１７−１の
カウントをゼロにリセツトする。このカウント・
リセツトにより、ビツト・サンプル２３（シフ
ト・レジスタ１６−１によつて発生される）が時
刻Ｔ２に符号ビツト１（符号発生器１８−１によ
つて発生される）と比較されることによつて起り
得る曖昧さ又は誤りがなくなる。時刻Ｔ３に、計
数器２０−１がパルス２５を発生して比較２を開
始する。パルス２５がパルス除去器２１−１によ
つてパルス１として発生され、シフト・レジスタ
１６−１にビツト・サンプル１を発生させる。パ
ルス１は符号発生器１８−１にも符号ビツト２を
発生させる。これは符号ビツト１がパルス２４に
応答して発生されているからである。比較２の
間、ビツト・サンプル１が符号ビツト２と比較さ
れ、ビツト・サンプル２が符号ビツト３と比較さ
れるという様にして、最後にビツト・サンプル２
２が符号ビツト２３と比較され、ビツト・サンプ
ル２３が符号ビツト１と比較される。この為、比
較２では、予定の符号を形成するビツト番号とサ
ンプルのビツト番号が比較１の後に相対的にずれ
ている。比較２が時刻Ｔ４に終る。時刻Ｔ５に、
計数器パルス４８が除去されるので、シフト・レ
ジスタのパルス２３が残る。パルス発生器のパル
ス２が発生されて比較器１７−１をリセツトす
る。時刻Ｔ６に、計数器パルス４９がビツト・サ
ンプル１と符号ビツト３等の３回目の比較を開始
させる。この動作が何回もの比較にわたつて続け
られ、最後に比較２２が時刻Ｔ７に終る。時刻Ｔ
６及びＴ７の間、分相器のパルスφ２及びφ３と
第１Ａ図及び第１Ｂ図の回路の他の部分とによつ
て同様な動作が開始される。時刻Ｔ８に、計数器
パルス５２８が除去され、パルス発生器のパルス
２２が発生されて比較器１７−１をリセツトす
る。時刻Ｔ９に、計数器パルス５２９がビツト・
サンプル１と符号ビツト２３等の23回目の比較を
開始させ、これが時刻Ｔ１０にビツト・サンプル
２３と符号ビツト２２の比較で終る。この時刻Ｔ
１０に、既に551個の計数器パルスが使われてお
り、いずれも同じ予定のシーケンスであるが、別
の符号ビツトから始まつて、考えられることごと
くの予定の符号ビツト・シーケンスがシフト・レ
ジスタ１６−１にある同じビツト・サンプルのシ
ーケンスと比較されている。23ビツトが２進ワー
ドを形成するから、シーケンスが初めにとり得る
相異なるビツトは23個ある。この為、従つて、23
回の比較全部を１つの２進ビツトの時間内に行わ
なければならない。上に述べた各々の比較は同じ
ビツト・サンプルに対して相異なる符号ビツトで
開始されたが、毎回の比較に同じ符号ビツトに対
して異なるビツト・サンプルを用いて開始しても
よいことが理解されよう。第２Ｄ図に示す様に、
比較１はビツト・サンプル１及び符号ビツト１か
ら始まり、比較２はビツト・サンプル１及び符号
ビツト２から始まり、比較３はビツト・サンプル
１及び符号ビツト３から始まり、最後に比較２２
はビツト・サンプル１及び符号ビツト２２で始ま
り、最後に比較２３はビツト・サンプル１と符号
ビツト２３で始まる。時刻Ｔ１１に、計数器パル
ス５５２（クロツク・シーケンスの最後）が発生
される。このパルス５５２がパルス発生器２２−
１にパルス２３を発生させ、これが比較器１９−
１をリセツトする。この時刻の後、ビツト・サン
プル１がシフト・レジスタ１６−１の出力にあ
り、符号ビツト１が符号発生器１８−１の出力に
ある。

比較１乃至２３の間、パルス発生器のパルス１
乃至２３の各々が比較器１７−１をリセツトする
ので、比較器１７−１にあるカウントは毎回の比
較シーケンスで新しく始めることが出来る。実際
には、23個のシーケンスの内の１つのシーケンス
だけが正しくなる筈である。この正しいシーケン
スに対し、比較器１７−１によつて23回の正しい
比較成立が起る筈である。従つて、比較器１７−
１が20又は21という様な任意の妥当なカウント又
は閾値を持つことが、比較器１７−１が出力を発
生する為に必要とされる。この出力を使つてラツ
チ１９−１をセツトし、比較成立を表わす高の出
力Ｌ１を発生することが出来る。リセツトした
後、或るシーケンス内で20又は21回の正しいセツ
トの比較成立が生じた場合、同じシーケンス内の
全てのビツトの比較も正しいという確率が高くな
る。当業者であれば、受信機又はその他の装置が
作動又は付勢される様に速やかな出力を発生する
為に、比較器には、低い閾値ではなく、精度を高
くする為に比較器に高い閾値を持つ方が相対的に
有利であることが理解されよう。

時刻Ｔ１２に、分相器の別のφ１パルスが発生
される。これによつてサンプラ１４−１が受信し
ている２進ビツトの論理状態をサンプリングし、
マルチプレクサ１５−１によつてシフト・レジス
タの入力をサンプラ１４−１に接続し、前のビツ
ト・サンプル１の代りに、新しいビツト・サンプ
ル１′を受入れる様にする。他のビツト・サンプ
ル２乃至２３の論理状態は同じまゝである。この
φ１パルスがラツチ１９−１をリセツトし、クロ
ツク及び計数器回路２０−１を始動させて、前に
述べた様に23回の比較を行わせるもう一組の552
個のパルスを発生させる。夫々の回路を同様に作
用させる為に、φ２及びφ３パルスも発生され
る。然し、前に述べた様に、相２及び３は互いに
対しても、相１に対しても、120゜の関係をもつて
動作する。この為、多相関係をもつて各々の２進
ビツトを多重サンプリングすることにより、２進
ビツトの論理サンプルが平均化され又は是正され
る。１つ又は更に多くのラツチの出力が発生され
ると、適正な２進ワードが存在するという表示を
受信機又はその他の装置に対して発することが出
来る。この表示を使つて受信機１０の出力回路１
３を作動し、受信した情報又はその他の情報を聞
き手に供給することが出来る。然し、受信機を作
動すべき時を決定する為に一層正確な方法を必要
とする用途では、上に述べた様な閾値回路を使う
方が好ましい。

第３図は第１Ａ図及び第１Ｂ図の検出回路と共
に使うこの発明の好ましい閾値回路の回路図を示
す。この閾値回路は複数個の２入力アンド・ゲー
ト３０乃３５を使う。ゲート３０の入力がラツチ
回路１９−１，１９−２に結合される。ゲート３
１の入力がラツチ回路１９−２，１９−３に結合
される。ゲート３２の入力がラツチ回路１９−
３，１９−１に結合される。これらのアンド・ゲ
ート３０，３１，３２の出力を３入力オア・ゲー
ト３６に結合する。オア・ゲート３６の出力がφ
１クロツク・パルスによつて駆動される計数器３
８の作動入力に印加される。計数器３８の出力が
閾値回路４１に印加され、これが予定のカウン
ト、例えば８に応答して、出力を発生する。回路
のこの部分は高速検出回路を形成する。閾値回路
４１の出力がオア・ゲート４３の一方の入力に印
加される。オア・ゲート４３の出力がターンオフ
遅延回路４４に印加され、これはオア・ゲート４
３からの出力に応答して復号信号を発生し、オ
ア・ゲート４３の出力から出た後、予定の期間の
間、この復号信号を発生し続ける。

閾値検出回路は低速検出回路をも含む。回路の
この部分では、アンド・ゲートが分相器１２及び
ラツチ１９−１，１９−２，１９−３に接続され
ていて、アンド・ゲート３３がφ１及びＬ１信号
を受取り、アンド・ゲート３４がφ２及びＬ２信
号を受取り、アンド・ゲート３５がφ３及びＬ３
信号を受取る。これらのアンド・ゲート３３，３
４，３５の出力がオア・ゲート３７に印加され、
オア・ゲートが計数器４０に対するクロツク信号
を発生する。計数器４０は、除数128の割算回路
３９から作動信号が供給されている限り、作動さ
れている。回路３９がφ１信号を計数し、128の
カウントに達するまで、作動信号を発生し、その
後リセツト信号を発生する。別のφ１信号を受取
ると、割算回路３９は直ちにもう一組の128個の
φ１信号に対する作動信号を発生する。計数器４
０の出力が、後で説明する様に、20及び４の２つ
のレベルを持つ閾値回路に印加される。場合に応
じて、適当なカウントを受取ると、閾値回路４２
が出力を発生し、この出力がオア・ゲート４３に
供給される。閾値回路４２は、復号信号が発生さ
れない場合、20のカウントを必要とする。復号信
号が発生されると、直ちに所要の閾値カウントが
４に減少される。この為、復号信号が消えると、
低速検出閾値回路４２は、オア・ゲート４３に対
する作動信号を発生するまでに20のカウントを必
要とする。一旦復号信号が発生されると、低速検
出閾値回路４２は４のカウントしか必要としない
ので、計数器４０がリセツトされる前に、計数器
４０が４つの出力を発生すれば、復号信号が引続
いて発生される。

第３図の閾値回路の動作を共通の時間軸に対し
て示した第４Ａ図乃至第４Ｆ図の波形に関連して
説明する。第４Ａ図は第１Ａ図の分相器１２によ
つて発生されるφ１，φ２，φ３信号を示す。第
４Ｂ図、第４Ｃ図及び第４Ｄ図は第１Ｂ図のラツ
チ回路１９−１，１９−２，１９−３に対する想
定した出力ラツチ信号Ｌ１，Ｌ２，Ｌ３を示す。
第４Ｅ図は高速計数器３８によつて発生されるカ
ウント出力を示し、第４Ｆ図は低速計数器４０に
よつて発生される出力を示す。

時刻Ｔ１の直前に、ラツチ信号Ｌ１，Ｌ２が高
（φ１及びφ２ビツト・サンプルが予定のビツト
符号と一致することを表わす）と仮定し、ラツチ
信号Ｌ３が低（φ３ビツト・サンプルが予定のビ
ツト符号と一致しないことを表わす）と仮定す
る。時刻Ｔ１にφ１信号が現われると、アンド・
ゲート３０が論理１を発生していて、それがオ
ア・ゲート３７を通過して、高速計数器３８を作
動して第４Ｅ図に示すカウントを発生させる。ま
た、Ｌ１が論理１であるとアンド・ゲート３３が
相１クロツク・パルスを発生し、これがオア・ゲ
ート３７を通過して、低速計数器４０に第４Ｆ図
に示すカウントを発生させる。時刻Ｔ２で、高速
計数器３８は、作動されても出力を発生しない。
これはφ１クロツク信号が計数器３８に印加され
ていないからである。然し、低速計数器４０は出
力を発生する。これはφ２信号及びラツチ信号Ｌ
２が高であつて、ゲート３４が出力を発生するか
らである。時刻Ｔ３に、高速計数器３８は出力を
発生しない。これはφ１クロツク信号が高速計数
器３８に印加されていないからである。ラツチ信
号Ｌ３がφ３信号の時刻に低であると仮定したの
で、低速計数器４０は出力を発生しない。時刻Ｔ
４に、高速及び低速の両方の計数器３８，４０が
時刻Ｔ１に存在した同じ状態に対してカウント信
号を発生する。時刻Ｔ２と同じく、時刻Ｔ５に低
速カウントが発生される。

時刻Ｔ６に、ラツチ信号Ｌ３はφ３信号が発生
される前に高になると仮定したので、低速カウン
ト信号が発生される。φ１信号が存在しないの
で、高速カウントは発生されない。時刻Ｔ７につ
いて、比較器１７−１は時刻Ｔ３の後且つ時刻Ｔ
４の前に出力を発生しないと仮定する。この為、
ラツチ１９−１が時刻Ｔ７に低のＬ１出力を発生
する。この為、低速計数器４０は時刻Ｔ７にカウ
ントを発生しない。高速計数器３８は、高のラツ
チ信号Ｌ２及びＬ３の為、時刻Ｔ７にカウントを
発生する。

時刻Ｔ８に、φ２信号及び高のラツチ信号Ｌ２
の両方が存在するので、低速計数器４０がカウン
トを発生する。φ１信号が存在しないので、高速
カウントは発生されない。時刻Ｔ９に、φ３信号
及び高のラツチ信号Ｌ３により、低速計数器４０
が出力を発生する。φ１信号が存在しないので、
高速カウントは発生されない。時刻Ｔ１０に高速
計数器３８が、φ１クロツク信号及び高のラツチ
信号Ｌ２，Ｌ３に応答して、カウントを発生す
る。ラツチ信号Ｌ１が低であるから、低速カウン
トは発生されない。時刻Ｔ１１に、低速計数器４
０がφ２信号及び高のラツチ信号Ｌ２に応答して
カウントを発生する。φ１信号が存在しないの
で、高速カウントは発生されない。時刻Ｔ１２
に、低速計数器４０がφ３及び高のＬ３信号に応
答してカウントを発生する。時刻Ｔ１３に、高速
計数器３８がφ１信号及び高のラツチ信号Ｌ２，
Ｌ３に応答してカウントを発生する。その他の状
態も起り得る。然し、８個の高速カウント又は20
個の低速カウントが発生されると、復号信号が発
生されて、受信機１０の可聴出力回路１３を作動
する。

この閾値回路は無線受信状態に対して理想的で
あり、一方では、受信機を速やかに作動する為、
他方では、フエージング状態又はその他の不利な
条件の下での信頼性の為、高速動作間の最善の釣
合い並びに選択を行う。

以上、新規で改良された検出回路及び閾値回路
を図示し且つ説明した。回路の１実施例しか示さ
なかつたが、当業者であれば、この発明の範囲内
で種々の変更が出来ることが理解されよう。特
に、検出回路は設計の好みにより、任意の数の相
信号を使うことが出来る。然し、等間隔の３相信
号が最適の選択であると思われる。同様に、閾値
回路の他の変形として、高速閾値回路又は低速閾
値回路のいずれかを省略することが出来る。