JPS6343516A - Failure detecting circuit - Google Patents

Failure detecting circuit

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JPS6343516A
JPS6343516A JP61187640A JP18764086A JPS6343516A JP S6343516 A JPS6343516 A JP S6343516A JP 61187640 A JP61187640 A JP 61187640A JP 18764086 A JP18764086 A JP 18764086A JP S6343516 A JPS6343516 A JP S6343516A
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JP
Japan
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circuit
signal
output
current
input
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Pending
Application number
JP61187640A
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Japanese (ja)
Inventor
真 渡辺
健 鈴木
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Omron Corp
Original Assignee
Omron Tateisi Electronics Co
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Filing date
Publication date
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Publication of JPS6343516A publication Critical patent/JPS6343516A/en
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Abstract] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 (イ)産業上の利用分野 この発明は、負荷回路を制御するSSR(ソリッドステ
ートリレー)等に付設する故障検出回路に関する。
DETAILED DESCRIPTION OF THE INVENTION (A) Field of Industrial Application This invention relates to a failure detection circuit attached to an SSR (solid state relay) or the like that controls a load circuit.

(ロ)従来の技術 一般に、三相用のSSRを用いて、単相電源にヒータ(
或いはモータ)等の負荷を接続して制御するのに、第6
図の回路が使用され、また三相用のSSRを用いて、三
相電源と三相結線のヒータ等の負荷を制御するのに、第
7図に示す回路が使用される。従来のこの種のSSRを
用いた負荷制御回路に、故障検出回路が設置されていな
い。
(b) Conventional technology In general, a three-phase SSR is used to connect a heater (
The 6th controller is used to connect and control loads such as
The circuit shown in FIG. 7 is used, and the circuit shown in FIG. 7 is used to control a three-phase power supply and a load such as a three-phase connected heater using a three-phase SSR. A conventional load control circuit using this type of SSR is not equipped with a failure detection circuit.

一般に、SSRを用いた負荷制御回路において、発生す
るおそれのある主な故障モード及びその故障モードによ
って生じる現象は、次表の通りである。
Generally, the main failure modes that may occur in a load control circuit using SSR and the phenomena caused by the failure modes are shown in the table below.

(以下余白) く表  1〉 このような故障発生により、SSRのオン時の断線等で
電流が流れない、ヒータ負荷の場合にはヒータ冷却事故
が生じ、モータ負荷の場合にはモータ回転しない。また
、三相負荷で一相がオンしないと、他の相に過電流を流
し、断線を招く。また、SSRのオフ時に、素子のショ
ート等で電流が流れると、ヒータの加熱事故やモータが
回転する等の事故を発生する。これらの事故のうち、ヒ
ータ負荷ではヒータの冷却、モータ負荷ではSSEがオ
フしているのに回転してしまう場合が特に大事故に至る
おそれがなり、危険である。しかしながら、従来の回路
では、故障検出機能を存していないので、故障を発見し
、事故を未然に防止するということが出来なかった。
(Left below) Table 1 When such a failure occurs, current does not flow due to disconnection when the SSR is on, a heater cooling accident occurs in the case of a heater load, and the motor does not rotate in the case of a motor load. Additionally, if one phase of a three-phase load does not turn on, overcurrent will flow through the other phases, leading to wire breakage. Further, when the SSR is turned off, if a current flows due to a short circuit in an element or the like, accidents such as overheating of the heater or rotation of the motor may occur. Among these accidents, cases where the heater load rotates even though the heater is cooled and the motor load rotates even though the SSE is turned off are particularly dangerous and can lead to a serious accident. However, since conventional circuits do not have a failure detection function, it is not possible to discover failures and prevent accidents.

そこで、上記の不都合を解決するため、この出願の発明
者等は、負荷回路の電流を検出し、電流の有無を示す論
理状態信号を出力する電流検出回路と、リレー回路のオ
ン/オフ状態を検出するりシーオン/オフ検出回路と、
前記電流検出回路の出力及びリレーオン/オフ検出回路
の出力を入力信号として受け、これら入力信号が所定の
論理状態の時に故障信号を出力する論理回路とを含む故
障検出回路を創出し、別に出願した。
Therefore, in order to solve the above-mentioned inconvenience, the inventors of this application have developed a current detection circuit that detects the current in the load circuit and outputs a logic state signal indicating the presence or absence of current, and a current detection circuit that detects the current in the load circuit and outputs a logic state signal indicating the presence or absence of current, and a detection circuit for on/off detection;
We created a failure detection circuit that includes a logic circuit that receives the output of the current detection circuit and the output of the relay on/off detection circuit as input signals and outputs a failure signal when these input signals are in a predetermined logic state, and filed a separate application. .

この故障検出回路は、リレー回路のオン時、あるいはオ
フ時がオン/オフ検出回路で検出されると共に、負荷の
電流の有無が電流検出回路で検出される。そして、これ
らのリレー回路のオン/オフ検出回路及び電流検出回路
より出力される信号の論理モードが予め想定する故障モ
ードであると、論理回路は故障信号を出力する。
In this failure detection circuit, an on/off detection circuit detects when the relay circuit is on or off, and a current detection circuit detects the presence or absence of a current in the load. Then, when the logic mode of the signals output from the on/off detection circuit and the current detection circuit of these relay circuits is a predetermined failure mode, the logic circuit outputs a failure signal.

(ハ)発明が解決しようとする問題点 上記先願に係る故障検出回路では、SSR等のリレー回
路のオン時あるいはオフ時の検出出力と、電流検出回路
で検出される負荷電流の有無を示す信号の論理判断によ
り、故障検出を行うものであるから、例えばSSRのオ
ン/オフ動作にチャタリングが生じたり、負荷電流の位
相にズレがあると、論理回路で故障検出を判断する誤動
作を生じるおそれがある。
(c) Problems to be solved by the invention The failure detection circuit according to the above-mentioned prior application indicates the detection output when a relay circuit such as an SSR is on or off, and the presence or absence of a load current detected by the current detection circuit. Since failures are detected by logical judgment of signals, for example, if chattering occurs in the on/off operation of the SSR or there is a phase shift in the load current, there is a risk that the logic circuit will malfunction in determining failure detection. There is.

この発明は、上記の不都合を解消し、誤動作の軽減され
た故障検出回路を提供することを目的としている。
SUMMARY OF THE INVENTION An object of the present invention is to provide a failure detection circuit that eliminates the above-mentioned disadvantages and reduces malfunctions.

(ニ)問題点を解決するための手段及び作用この発明の
故障検出回路は、負荷回路の電流を検出し、電流の有無
を示す論理状態信号を出力する電流検出回路と、リレー
回路のオン/オフ状態う検出するリレーオン/オフ検出
回路と、このリレーオン/オフ検出回路の出力を所定時
間だけ遅延させる遅延回路と、前記電流検出回路の出力
、前記遅延回路の出力及びリレーオン/オフ検出回路の
出力を入力信号として受け、これら人力信号が所定の論
理状態の時の故障信号を出力する論理回路とから構成さ
れている。
(d) Means and operation for solving the problem The failure detection circuit of the present invention includes a current detection circuit that detects the current in the load circuit and outputs a logic state signal indicating the presence or absence of the current, and a current detection circuit that turns on/off the relay circuit. a relay on/off detection circuit that detects an off state, a delay circuit that delays the output of the relay on/off detection circuit by a predetermined time, an output of the current detection circuit, an output of the delay circuit, and an output of the relay on/off detection circuit. It is composed of a logic circuit that receives input signals as input signals and outputs a failure signal when these human input signals are in a predetermined logic state.

この故障検出回路では、リレーオン/オフ検出回路の出
力のみならず、このリレーオン/オフ検出回路の出力を
所定時間だけ遅延させた遅延回路の出力と、負荷電流の
有無検出出力の論理判断で故障判別がなされるため、リ
レーオン/オフ検出回路の出力の立上り後及び立下り後
の所定時間は故障判別に禁止がかけられ、この間にリレ
ー回路のオン/オフ時のチャクリング等が発生しても、
その影響を受けることなく、故障判別がなされる。
In this fault detection circuit, faults are determined based on not only the output of the relay on/off detection circuit, but also the output of a delay circuit that delays the output of the relay on/off detection circuit by a predetermined time, and the output of detecting the presence or absence of load current. Therefore, failure determination is prohibited for a predetermined period of time after the output of the relay on/off detection circuit rises and falls, and even if chuckling or the like occurs during the on/off of the relay circuit,
Failure determination can be made without being affected by this.

(ホ)実施例 以下、実施例により、この発明をさらに詳細に説明する
(E) Examples The present invention will be explained in more detail with reference to Examples below.

第1図は、この発明の一実施例を示す故障検出回路のブ
ロック図である。この故障検出回路は、SSRに付設し
て使用される。
FIG. 1 is a block diagram of a failure detection circuit showing one embodiment of the present invention. This failure detection circuit is used attached to the SSR.

この故障検出回路は、定電圧を出力する電源回路1、S
SRのオン信号あるいはオフ信号を検出する入力回路2
、誤動作防止用の信号を出力する禁止信号回路3、三相
の負荷電流ライン6a、6.6cに流れる電流の有無を
変流器5a、5b、5Cを通して検出し、所定値以・上
の時、電流有の論理状態信号を出力する増幅回路4a、
4b、4C1上記入力回路2と禁止信号回路3と増幅回
路4.4b、4Cからの信号の論理状態より故障状態を
判定して、故障信号を出力する論理回路7、この論理回
路7中の信号を利用し、増幅回路4a、4b、4C中の
コンデンサを放電させるための信号を出力する放電信号
回路8、また故障信号保持回路9、故障信号に応答して
SSRの入力信号をカット(オフ)する5SROFF回
路10.故障信号に応答してLED (発光ダイオード
)を点減点灯し、オペレータに故障を報知するLED点
灯回路11、同じく故障信号に応答してキープリレーを
駆動させ、そのリレー出力により負荷回路を安全側に倒
す保護a器に信号を伝達するキープリレー駆動回路12
、故障状態から正常状態に復帰した時に、再スタートす
るためのりセント回路13を具備している。
This failure detection circuit includes a power supply circuit 1, S, which outputs a constant voltage.
Input circuit 2 that detects SR on signal or off signal
, a prohibition signal circuit 3 that outputs a signal for preventing malfunction, detects the presence or absence of current flowing in three-phase load current lines 6a, 6.6c through current transformers 5a, 5b, 5C, and when it exceeds a predetermined value. , an amplifier circuit 4a that outputs a logic state signal with current;
4b, 4C1 A logic circuit 7 that determines a failure state from the logic state of the signals from the input circuit 2, prohibition signal circuit 3, and amplifier circuit 4.4b, 4C and outputs a failure signal, and a signal in this logic circuit 7. A discharge signal circuit 8 outputs a signal for discharging the capacitors in the amplifier circuits 4a, 4b, and 4C, and a failure signal holding circuit 9 cuts (off) the input signal of the SSR in response to the failure signal. 5SROFF circuit 10. The LED lighting circuit 11 responds to a failure signal by dimming an LED (light emitting diode) to notify the operator of the failure, and also responds to the failure signal by driving a keep relay and uses its relay output to switch the load circuit to the safe side. Keep relay drive circuit 12 that transmits a signal to the protector
, is provided with a restart circuit 13 for restarting when the normal state is restored from the failure state.

上記実施例故障検出回路を構成する各回路のうち、この
出願の発明に係る要部回路の具体的な回路接続図を第2
図、第3図及び第4図に示している。
A detailed circuit connection diagram of the main circuits according to the invention of this application among the circuits constituting the failure detection circuit of the above embodiment is shown in the second diagram.
3 and 4.

電源回路1は、第2図に示すように、12〜20■のD
C入力電圧が端子PI、PKに与えられ、比較的広範囲
な入力電圧に対し、三端子レギュレータ21により、安
定な定電圧3V (+Vcc)が端子P、、Pzを経て
、後段の回路に供給される。
As shown in FIG. 2, the power supply circuit 1 has a D of 12 to 20
C input voltage is applied to terminals PI and PK, and a stable constant voltage of 3 V (+Vcc) is supplied to the subsequent circuit through terminals P, Pz by the three-terminal regulator 21 over a relatively wide range of input voltages. Ru.

なお、ダイオードD+ は十−逆接続保護用であり、コ
ンデンサC5はノイズ対策用として、それぞれ設けられ
ている。
Note that the diode D+ is provided to protect against reverse connection, and the capacitor C5 is provided as a noise countermeasure.

入力回路(リレーオン/オフ検出回路)2は、SSR1
4の入力信号を故障検出回路内に信号として取込むため
の回路であり、ホトカブラPH2によって信号が取込ま
れる。ホトカブラPH,の発光素子L2は、5SR14
の入力回路に直列に接続されており、5SR14のオン
で点灯する。
Input circuit (relay on/off detection circuit) 2 is SSR1
This is a circuit for taking in the input signal No. 4 as a signal into the failure detection circuit, and the signal is taken in by the photocoupler PH2. The light emitting element L2 of the photocoupler PH is 5SR14
It is connected in series to the input circuit of , and lights up when 5SR14 is turned on.

入力回路にシュミット回路等を内蔵しているSSRの場
合、その機能を有効に活かすために、ホトカブラPI(
、のホトトランジスタPT、のベース端子とエミッタ端
子間に抵抗R4を接続し、ホトカブラPH,の感度を鈍
くしている。これにより、5SR14内のシュミット回
路がオンする同時に、端子P、に信号が出力される。ホ
トカブラPH,の感度を落としているので、抵抗R2を
流れる電流が微小となり、回路電流を軽減できる。
In the case of an SSR that has a built-in Schmitt circuit etc. in its input circuit, in order to make effective use of its function, it is necessary to use a photocoupler PI (
A resistor R4 is connected between the base terminal and the emitter terminal of the phototransistor PT of , to reduce the sensitivity of the photocoupler PH. As a result, a signal is output to the terminal P at the same time that the Schmitt circuit in the 5SR14 is turned on. Since the sensitivity of the photocoupler PH is reduced, the current flowing through the resistor R2 becomes minute, and the circuit current can be reduced.

5SROFF回路10は、ホトカブラPH,、トランジ
スタTr、、Tr2等から構成されている。
The 5SROFF circuit 10 includes a photocoupler PH, transistors Tr, Tr2, and the like.

この発明では、5SROFF回路10は特に重要なもの
ではないので、動作のみを説明する。5SROFF回路
10では、電源回路1に電圧が印加されると同時に、抵
抗R2からのベース電流により、トランジスタTr、が
オンし、ホトカブラPH,の発光素子り、に電流が流れ
、発光素子り。
In this invention, since the 5SROFF circuit 10 is not particularly important, only its operation will be described. In the 5SROFF circuit 10, when a voltage is applied to the power supply circuit 1, the transistor Tr is turned on by the base current from the resistor R2, and current flows through the light emitting element of the photocoupler PH.

が点灯し、ホトカブラPH,のホトトランジスタPT、
がオンする。今、端子P6を経て故障信号が入力される
と、トランジスタTrzがオンし、トランジスタTr2
のベースがエミッタと同電位となり、トランジスタTr
1はオフする。そのため、ホトカブラPH,の発光素子
り、は消灯し、ホトトランジスタPT、がオフして、5
SR14の入力信号がカントされ、5SR14はオフす
る。
lights up, and the phototransistor PT of the photocoupler PH,
turns on. Now, when a failure signal is input through terminal P6, transistor Trz is turned on and transistor Tr2 is turned on.
The base of the transistor becomes the same potential as the emitter, and the transistor Tr
1 is off. Therefore, the light emitting element RI of the photocoupler PH is turned off, the phototransistor PT is turned off, and 5
The input signal of SR14 is canted, and 5SR14 is turned off.

また、故障検出状態で、何らかの事故で電源回路1に入
力電圧が印加されなくなった場合でも、ホトカブラPH
,はオフのままであり、フェールセーフが成立している
In addition, even if the input voltage is no longer applied to the power supply circuit 1 due to some accident in the failure detection state, the photocoupler PH
, remains off, and failsafe is established.

禁止信号回路3は、この発明において、特に重要である
。この禁止信号回路3は、抵抗R6、コンデンサC2か
らなる遅延回路と、コンパレータ22とから構成されて
おり、端子P5に出力される5SR14のオン信号が抵
抗R4を介してコンパレータ22の十入力端に加えられ
ると共に、端子R7より基′$雷電圧、コンパレータ2
2の一入力端に印加されている。
The inhibition signal circuit 3 is particularly important in this invention. This prohibition signal circuit 3 is composed of a delay circuit consisting of a resistor R6 and a capacitor C2, and a comparator 22, and the ON signal of the 5SR14 outputted to the terminal P5 is input to the input terminal of the comparator 22 via the resistor R4. At the same time, from terminal R7, base '$ lightning voltage, comparator 2
It is applied to one input terminal of 2.

今、入力回路2のSSRオン信号が、第5図(alに示
す信号とすると、この信号が抵抗R6、コンデンサC2
でt8時間だけ遅延されて、コンパレータ22に入力さ
れるので、端子P8に4出されるコンパレータ22の出
力は、第5図(b)に示す信号となり、5SR14のオ
ン信号に対し、立上り・立下りとも、一定時開運れた信
号となる。この信号が禁止信号として、論理回路7に人
力される。
Now, if the SSR ON signal of the input circuit 2 is the signal shown in FIG.
Since the signal is input to the comparator 22 with a delay of time t8, the output of the comparator 22 outputted to the terminal P8 becomes the signal shown in FIG. Both are signals that are open for a certain period of time. This signal is manually input to the logic circuit 7 as a prohibition signal.

論理回路7では、1..1.の時間において、故障検出
をしない。これにより、5SR14の入力信号のチャタ
リング、各増幅回路の部品、位相のズレによる出力のバ
ラツキを原因とする論理回路7での誤動作を防止できる
。なお、コンパレータ22は、出力オープンコレクタの
トランジスタを採用するため、+Vccと出力端子間に
、必要な電流を得るための抵抗R?が接続されている。
In the logic circuit 7, 1. .. 1. Failure detection is not performed during this time. This makes it possible to prevent malfunctions in the logic circuit 7 caused by chattering of the input signal of the 5SR 14 and variations in output due to differences in components and phases of each amplifier circuit. Note that since the comparator 22 employs an output open collector transistor, a resistor R? is connected between +Vcc and the output terminal to obtain the necessary current. is connected.

増幅回路(電流検出回路)4aでは、第3図に示すよう
に、抵抗R8と抵抗R1の直列回路が、+Vccとグラ
ンドGND間に接続され、この抵抗R8とR9で分割さ
れる電圧が、基準電圧としてコンパレータ24の一入力
端に加えられている。
In the amplifier circuit (current detection circuit) 4a, as shown in FIG. 3, a series circuit of resistor R8 and resistor R1 is connected between +Vcc and ground GND, and the voltage divided by resistors R8 and R9 is the reference voltage. It is applied as a voltage to one input terminal of the comparator 24.

変流器5aの二次巻線に、ツェナ・ダイオードZD2.
抵抗R0が並列に接続され、この並列回路の一端がOP
アンプ23の手入力端に接続されている。また、抵抗R
10とツェナ・ダイオードZ D +が直列に接続され
、+VccとグランドGND間に接続され、その接続中
点が抵抗R1とツェナ・ダイオードZD2の並列回路の
他端に接続される一方、抵抗R1□を介してOPアンプ
23の一入力端に接続されている。OPアンプ23の出
力端と一入力端間に抵抗R11が接続され、さらにOP
アンプ23の出力端は、ダイオードD2、抵抗RI4を
介して、コンパレータ24の手入力端に接続されている
。コンパレータ24の出力端は、端子P。
A Zener diode ZD2. is connected to the secondary winding of the current transformer 5a.
A resistor R0 is connected in parallel, and one end of this parallel circuit is OP.
It is connected to the manual input terminal of the amplifier 23. Also, the resistance R
10 and a Zener diode Z D + are connected in series between +Vcc and ground GND, and the midpoint of the connection is connected to the other end of the parallel circuit of resistor R1 and Zener diode ZD2, while resistor R1□ It is connected to one input terminal of the OP amplifier 23 via. A resistor R11 is connected between the output terminal and one input terminal of the OP amplifier 23, and further OP
The output terminal of the amplifier 23 is connected to the manual input terminal of the comparator 24 via a diode D2 and a resistor RI4. The output end of the comparator 24 is a terminal P.

より電流検出信号を出力する。また、この出力端は、抵
抗R11+を介して+Vccに接続されている。
outputs a current detection signal. Further, this output terminal is connected to +Vcc via a resistor R11+.

コンパレータ24の手入力端とグランドGND間に、コ
ンデンサC3が接続され、このコンデンサC3に並列に
、抵抗R16、トランジスタTr。
A capacitor C3 is connected between the manual input terminal of the comparator 24 and the ground GND, and a resistor R16 and a transistor Tr are connected in parallel to the capacitor C3.

の直列回路が接続されている。さらに、トランジスタT
r:lのコレクタとグランドGND間に、抵抗RISが
接続されている。トランジスタTr3は、放電信号回路
8から端子p+zを経て、信号が人力されるとオンする
ようになっている。
series circuit is connected. Furthermore, the transistor T
A resistor RIS is connected between the collector of r:l and the ground GND. The transistor Tr3 is turned on when a signal is input from the discharge signal circuit 8 via the terminal p+z.

今、変流器5aに交叉する負荷ラインに、負荷電流が流
れると、この電流に応じた電流が変流器5aの二次コイ
ルに流れ、この電流に応じた電圧が抵抗RI 1の両端
に得られ、OPアンプ23に入力される。OPアンプ2
3では、その入力電圧を抵抗比R+3/R+zで同相増
幅する。増幅された電圧は、ダイオードD7で半波整流
され、抵抗RI4、コンデンサC3で小さな時定数を加
え、抵抗RIS、コンデンサC1で平滑して、コンパレ
ータ24に入力する。コンパレータ24は、入力された
電圧が基準電圧よりも大きいと、矩形波で端子P、より
、電流検出信号を出力する。
Now, when a load current flows through the load line that crosses the current transformer 5a, a current corresponding to this current flows through the secondary coil of the current transformer 5a, and a voltage corresponding to this current is applied across the resistor RI1. is obtained and input to the OP amplifier 23. OP amplifier 2
3, the input voltage is in-phase amplified with a resistance ratio R+3/R+z. The amplified voltage is half-wave rectified by a diode D7, a small time constant is added by a resistor RI4 and a capacitor C3, smoothed by a resistor RIS and a capacitor C1, and then input to a comparator 24. When the input voltage is higher than the reference voltage, the comparator 24 outputs a current detection signal from the terminal P in the form of a rectangular wave.

なお、抵抗RI4、コンデンサC3は小さな時定数に設
定しているが、これは入力回路2のホトカプラPH,の
オンスピードが増幅回路4aより遅いため、誤動作防止
用として必要なためである。
Note that the resistor RI4 and capacitor C3 are set to have small time constants, but this is because the on-speed of the photocoupler PH of the input circuit 2 is slower than that of the amplifier circuit 4a, so they are necessary to prevent malfunction.

また、OPアンプ23が単電源であるため、オフセント
電圧が必要であり、このために抵抗R8゜、ツェナ・ダ
イオードZD、でコンパレータ24の基準電圧(−V 
c c −R,/Ra+Rq))を越えない電圧でセン
トされている。
In addition, since the OP amplifier 23 is a single power supply, an offset voltage is required, and for this purpose, the reference voltage (-V
c c −R, /Ra+Rq)).

正常な状態では、5SR14がオフすると同時に、放電
信号回路8からの信号で、第5図のt2時間だけ、トラ
ンジスタTr、がオンする。そのため、コンデンサC1
に蓄積されていた電荷が一気に抵抗R,い トランジス
タTr3を通して放電し、コンパレータ24の出力はオ
フする。これにより、5SR14が高開閉頻度で使用さ
れた場合でも、この回路は誤動作することなく、8I能
する。
In a normal state, when the 5SR14 is turned off, the transistor Tr is turned on for a time t2 in FIG. 5 by a signal from the discharge signal circuit 8. Therefore, capacitor C1
The charges accumulated in the transistor Tr3 are discharged all at once through the resistor R and the transistor Tr3, and the output of the comparator 24 is turned off. As a result, even if the 5SR14 is used at a high switching frequency, this circuit can function 8I without malfunctioning.

正常にオンしている状態から故障が生じ、変流器5aか
らの出力及びOPアンプ23からの出力がオフした場合
、トランジスタTr3はオフ状態のままであり、この場
合は、抵抗RISを通して放電し、端子P、がロー(レ
ベル)となる。
If a failure occurs from a normally on state and the output from the current transformer 5a and the output from the OP amplifier 23 turn off, the transistor Tr3 remains off, and in this case, it discharges through the resistor RIS. , terminal P becomes low (level).

増幅回路4b、4cも、増幅回路4aとほぼ同様に構成
されているので、図示及び説明を省略するが、負荷ライ
ンに電流が流れると、同様に矩形の電流検出信号が出力
され、端子P9.PIG、P。
Since the amplifier circuits 4b and 4c are configured in substantially the same way as the amplifier circuit 4a, illustration and description thereof will be omitted, but when current flows through the load line, a rectangular current detection signal is similarly output, and the terminals P9. P.I.G., P.

より、論理回路7に入力される(第4図参照)。The signal is then input to the logic circuit 7 (see FIG. 4).

論理回路7は、第4図に示すように、増幅回路4a、4
b、4cの各出力、つまり端子P9.PIG、p++よ
りの信号(電流検出信号)を受けるとともに、入力回路
2の出力、つまり端子P、よりの信号(S S Rオン
信号)、禁止信号回路3の出力、つまり端子Pgよりの
信号を入力に受けている。
The logic circuit 7 includes amplifier circuits 4a and 4 as shown in FIG.
b, 4c, that is, terminal P9. In addition to receiving the signal (current detection signal) from PIG and p++, it also receives the output of input circuit 2, that is, the signal from terminal P (SSR ON signal), and the output of inhibit signal circuit 3, that is, the signal from terminal Pg. It is receiving input.

端子P7、Pl。、P、は、ナンド回路G、の入力端に
接続されると共に、それぞれインバータN1、N2、N
3を介して、ナンド回路G1の入力端に接続されている
。ナンド回路G、の出力はナンド回路G4の入力の一端
に、またナンド回路G2の出力はナンド回路G4の入力
の一端に、それぞれ接続されている。端子P、は、ナン
ド回路G、の入力の他端に接続される一方、インバータ
N4を介して、ナンド回路G4の入力の他端に接続され
ている。また端子PIGは、ナンド回路G3の人力のさ
らに他の一端に接続されると共に、インバータN、を介
して、ナンド回路G4のさらに他の一端に接続されてい
る。ナンド回路G3、G4の出力がナンド回路G、の入
力端に接続され、ナンド回路G5の出力端(端子P8.
)より、故障検出信号が出力されるようになっている。
Terminal P7, Pl. , P are connected to the input terminals of the NAND circuit G, and are connected to inverters N1, N2, N, respectively.
3 to the input end of the NAND circuit G1. The output of the NAND circuit G is connected to one end of the input of the NAND circuit G4, and the output of the NAND circuit G2 is connected to one end of the input of the NAND circuit G4. Terminal P is connected to the other input end of NAND circuit G, and is also connected to the other input end of NAND circuit G4 via inverter N4. Further, the terminal PIG is connected to yet another end of the NAND circuit G3, and is also connected to yet another end of the NAND circuit G4 via an inverter N. The outputs of the NAND circuits G3 and G4 are connected to the input terminals of the NAND circuit G, and the output terminals of the NAND circuit G5 (terminals P8.
), a failure detection signal is output.

今、負荷電流の有無、すなわち増幅回路4a、4b、4
cの各出力の全ての組合せと、ナンド回路G、、G2の
各出力(A、B)の論理状態を考えると、表2の通りで
ある。
Now, the presence or absence of load current, that is, the amplifier circuits 4a, 4b, 4
Table 2 shows all the combinations of the outputs of c and the logical states of the outputs (A, B) of the NAND circuits G, , G2.

く表  2〉 次に、ナンド回路GI、G2の出力と端子Ps、Psの
組合せを考えると、表3のようになる。
Table 2> Next, considering the combinations of the outputs of the NAND circuits GI and G2 and the terminals Ps and Ps, Table 3 shows.

く表  3〉 従って、端子PISより出力される故障検出信号は、 A BP5P6+ A BP5Ps+ A BT’5L
+ 7LB15下δ=AP、Pa(百十13 )  +
 E3vs7s (A十λ)=APsPs+ BP5P
6 となる。この論理式で、前の項がナンド回路G。
Table 3 Therefore, the failure detection signal output from terminal PIS is: A BP5P6+ A BP5Ps+ A BT'5L
+ 7LB15 lower δ = AP, Pa (1113) +
E3vs7s (A + λ) = APsPs+ BP5P
It becomes 6. In this logical formula, the previous term is a NAND circuit G.

の出力、後の項がナンド回路Gの出力に相当し、再出力
がナンド回路G、を経て、オア態様で端子PI5より出
力される。
The latter term corresponds to the output of the NAND circuit G, and the re-output passes through the NAND circuit G and is outputted from the terminal PI5 in an OR manner.

上記したように、第5図に示す端子P、の波形、つまり
禁止信号回路3の出力がロー、逆に入力回路2の出力波
形の立下り後は、禁止信号回路3の出力がハイであり、
この時間t1.t2の区間は、上記表3のP2.Pll
は、10.01の場合でも明らかなように、増幅回路4
a、4b、4cの出力がいかなる論理状態であっても、
端子PI5から故障信号が出力されない。すなわち、故
障判別を行わない。従って、第5図の時間t1.t2間
において、5SR14にチャタリングが生じたり、また
負荷電流に位相のズレが生じたり、外部ノイズが侵入し
ても、故障判断に影響を受けることがない。
As mentioned above, the waveform of the terminal P shown in FIG. ,
This time t1. The interval t2 is P2. of Table 3 above. Pll
As is clear in the case of 10.01, the amplifier circuit 4
No matter what logic state the outputs of a, 4b, and 4c are,
No failure signal is output from terminal PI5. In other words, failure determination is not performed. Therefore, time t1 in FIG. During t2, even if chattering occurs in the 5SR14, a phase shift occurs in the load current, or external noise intrudes, the failure judgment will not be affected.

(へ)発明の効果 この発明によれば、リレーオン/オフ検出回路の出力と
、負荷電流検出回路の出力の論理状態により故障検出を
行うものにおいて、リレーオン/オフ検出回路の出力を
所定時間遅延させる遅延回路を設け、この遅延回路出力
をも論理判断の入力としているので、リレーオン/オフ
検出回路出力の立上り及び立下り後の所定時間は、故障
検出動作がなされず、従ってSSRのチャタリング発生
、負荷電流の位相のズレ、増幅回路の部品のバラツキ、
その他のノイズに対しても影響を受けず、誤動作を軽減
できる。
(f) Effects of the Invention According to the present invention, in a device that detects a failure based on the logical state of the output of the relay on/off detection circuit and the output of the load current detection circuit, the output of the relay on/off detection circuit is delayed for a predetermined period of time. Since a delay circuit is provided and the output of this delay circuit is also used as an input for logic judgment, failure detection operation is not performed for a predetermined period of time after the rise and fall of the output of the relay on/off detection circuit, and therefore chattering of the SSR and load Current phase shift, variations in amplifier circuit components,
It is not affected by other noises and can reduce malfunctions.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、この発明の一実施例を示すSSRの故障検出
回路のブロック図、第2図、第3図及び第4図は、同故
障検出回路を構成する要部回路の具体的な接続を示す回
路図、第5図は、同実施例回路の動作を説明するための
波形図、第6図、第7図は、従来の一般的なSSRの使
用例を示す回路図である。 2:入力回路、 4a・4b・4C:増幅回路、 3:禁止信号回路、 7:論理回路。
FIG. 1 is a block diagram of an SSR fault detection circuit showing an embodiment of the present invention, and FIGS. 2, 3, and 4 show specific connections of main circuits constituting the fault detection circuit. FIG. 5 is a waveform diagram for explaining the operation of the circuit of the embodiment, and FIGS. 6 and 7 are circuit diagrams showing an example of the use of a conventional general SSR. 2: Input circuit, 4a, 4b, 4C: Amplification circuit, 3: Inhibition signal circuit, 7: Logic circuit.

Claims (1)

【特許請求の範囲】[Claims] (1)負荷回路の電流を検出し、電流の有無を示す論理
状態信号を出力する電流検出回路と、リレー回路のオン
/オフ状態を検出するリレーオン/オフ検出回路と、こ
のリレーオン/オフ検出回路の出力を所定時間だけ遅延
させる遅延回路と、前記電流検出回路の出力、前記遅延
回路の出力及びリレーオン/オフ検出回路の出力を入力
信号として受け、これら入力信号が所定の論理状態の時
に故障信号を出力する論理回路とからなる故障検出回路
(1) A current detection circuit that detects the current in the load circuit and outputs a logic state signal indicating the presence or absence of current, a relay on/off detection circuit that detects the on/off state of the relay circuit, and this relay on/off detection circuit. a delay circuit that delays the output of the circuit by a predetermined time; and receives the output of the current detection circuit, the output of the delay circuit, and the output of the relay on/off detection circuit as input signals, and generates a failure signal when these input signals are in a predetermined logic state. A fault detection circuit consisting of a logic circuit that outputs
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