JPS63292821A - Pulse cut-off detection circuit - Google Patents
Pulse cut-off detection circuitInfo
- Publication number
- JPS63292821A JPS63292821A JP12706287A JP12706287A JPS63292821A JP S63292821 A JPS63292821 A JP S63292821A JP 12706287 A JP12706287 A JP 12706287A JP 12706287 A JP12706287 A JP 12706287A JP S63292821 A JPS63292821 A JP S63292821A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- counter
- input
- level
- cut
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 title claims description 20
- 239000003990 capacitor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 210000004899 c-terminal region Anatomy 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル通信システムにおける入力パルスの有
無を検出するパルス断検出回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a pulse interruption detection circuit for detecting the presence or absence of an input pulse in a digital communication system.
従来、この種のパルス断検出回路は、モノステーブルマ
ルチバイブレータ−とコンデンサおよび抵抗によ多構成
されていた。そして、デジタル通信システムにおいては
、障害発生により受信側でハローレベルの連続した一定
のレベルとなる。これを検出することにより、障害発生
検出が可能となる。従来杜、第2図に示すような構成の
検出回路が採用されていた。Conventionally, this type of pulse interruption detection circuit has been comprised of a monostable multivibrator, a capacitor, and a resistor. In a digital communication system, when a failure occurs, the receiving side becomes at a constant, continuous hello level. By detecting this, it becomes possible to detect the occurrence of a failure. Conventionally, a detection circuit having a configuration as shown in FIG. 2 has been employed.
従来のパルス断検出回路の一例を示す第2図において、
dは入力パルス信号が印加される入力端子、・紘パルス
断検出出力が得られる出力端子、Cはコンデンサ、Rは
このコンデンサCに直列接続された抵抗で、この抵抗R
の他端は電源+Vに接続され、コンデンサCの他端は接
地されている。In FIG. 2 showing an example of a conventional pulse break detection circuit,
d is an input terminal to which an input pulse signal is applied, an output terminal from which a Hiro pulse disconnection detection output is obtained, C is a capacitor, R is a resistor connected in series with this capacitor C, and this resistor R
The other end of the capacitor C is connected to the power supply +V, and the other end of the capacitor C is grounded.
3拡モノステープルバイブレータ−で、このモノステー
ブルマルチバイブレータ−3の端子Aは入力端子dに接
続され、端子TIはコンデンサCと接地との接続点に接
続され、端子TUBコンデンサCと抵抗Hの接続点に接
続されている。In this monostable multivibrator 3, terminal A is connected to input terminal d, terminal TI is connected to the connection point between capacitor C and ground, and terminal TUB is connected to the connection point between capacitor C and resistor H. Connected to the dots.
このように構成された回路において、入力端子4よシハ
ルスが入力されるとコンデンサCと抵抗RとKよって決
定される時定数Tムだけモノステーブルマルチバイブレ
ータ−3のQ出力は%6ルベルになる。そして、時定数
Tムの間に再びパルスが入力されると、入力されたパル
スから時定数T、の間Q出力は%O1レベルになる。そ
の結果、入力パルスの間隔が時定数TA以内のときはモ
ノステーブルマルチバイブレータ−3のQ出力は10〃
レベルになシ、時定数Tム以上のときは、d出力が11
〃レベルになシ、入力パルス断検出となる。In the circuit configured in this way, when the signal is input to the input terminal 4, the Q output of the monostable multivibrator 3 becomes %6 lebel by the time constant T determined by the capacitor C and the resistors R and K. . Then, when a pulse is input again during the time constant T, the Q output becomes the %O1 level for the time constant T from the input pulse. As a result, when the input pulse interval is within the time constant TA, the Q output of the monostable multivibrator-3 is 10.
When the level is not equal to the time constant Tm or more, the d output is 11
〃If the level is not correct, input pulse disconnection will be detected.
上述し九従来のパルス断検出回路では、モノステーブル
マルチバイブレーターに接続されACHの時定数により
時間設定していたので、モノステーブルマルチバイブレ
ータ−とCRの許容差により正確に時間設定できなく、
かつゲートアレイ化できないという問題点があった。In the nine conventional pulse break detection circuits mentioned above, the time was set using the time constant of ACH, which was connected to a monostable multivibrator, so the time could not be set accurately due to the tolerance between the monostable multivibrator and CR.
Moreover, there was a problem that it could not be made into a gate array.
本発明のパルス断検出回路は、入力パルス信号でリセッ
トされ入力パルス信号断のときカウント動作するカウン
ターと、パルス信号断検出信号により上記カウント動作
を停止する回路とを備えてなるようにしたものである。The pulse interruption detection circuit of the present invention includes a counter that is reset by an input pulse signal and performs a counting operation when the input pulse signal is interrupted, and a circuit that stops the counting operation in response to a pulse signal interruption detection signal. be.
〔作用〕
本発明においては、パルス入力%1〃レベルによりカラ
ンターをリセットしパルス入力%0〃レベルの時間をカ
ウントすることにより、パルス断を検出する。[Function] In the present invention, a pulse interruption is detected by resetting the counter at the pulse input %1 level and counting the time of the pulse input %0 level.
以下、図面に基づき本発明の実施例を詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail based on the drawings.
第1図は本発明によるパルス断検出回路の一実施例を示
す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a pulse interruption detection circuit according to the present invention.
図において、aはクロック入力を示し、bはデータ入力
、Cはパルス断検出出力を示す。1は入力パルス信号で
リセットされ入力パルス信号断のときカウント動作する
カウンター、2はクロック入力aとカウンター1のq出
力を入力とするノア回路で、このノア回路2はパルス信
号断検出信号によりカラント動作を停止する回路を構成
している。In the figure, a indicates a clock input, b indicates a data input, and C indicates a pulse interruption detection output. 1 is a counter that is reset by an input pulse signal and counts when the input pulse signal is disconnected; 2 is a NOR circuit that receives clock input a and the q output of counter 1; It constitutes a circuit that stops operation.
つぎにこの第1図に示す実施例の動作を説明する。Next, the operation of the embodiment shown in FIG. 1 will be explained.
まず、クロック入力aはノア回路2を通りカウンター、
1のり四ツク入力となる。また、データ人力すはカウ、
ンター1のリセット端子Rに入力されている。そして、
パルス断検出出力Cはカウンター1の端子Qよ多出力さ
れる。First, the clock input a passes through the NOR circuit 2 and the counter
1 number and 4 inputs. Also, data human power is cow,
is input to the reset terminal R of the printer 1. and,
The pulse interruption detection output C is outputted from the terminal Q of the counter 1.
ここで、カウンター1には、予めカウント値を設定して
おく。そのカウント値はパルス断と認識する時間TIと
クロック周期tにより設定する。Here, a count value is set in advance in the counter 1. The count value is set by the time TI for recognizing pulse interruption and the clock cycle t.
つぎに、データ人力すよシ時間TI以内に%1ルベルの
パルスが入力されるとカウンターはリセットされカウン
ター1のQ出力は−ONレベルの1まである。そして、
データ人力すが%0〃レベルになるとカウンター1はリ
セット状態が解除され、クロック人力aよシッフ回路2
を通シカウンタ−1のC端子にクロックが入力される。Next, when a pulse of %1 level is input within the data input time TI, the counter is reset and the Q output of the counter 1 is up to the -ON level of 1. and,
When the data input reaches the %0 level, the counter 1 is released from the reset state, and the clock input a and the Schiff circuit 2 are reset.
A clock is input to the C terminal of the counter 1.
それにより、カウンター1はパルス断時間のカウントを
始める。そして、そのカウント値が前述した設定値にな
ると、カウンター1のQ出力が11ルベルになり、パル
ス断検出出力Cが′1#レベルになる。また、これと同
時に、カウンター1のQ出力よシッフ回路2の他方の入
力端に供給されるパルス断検出出力によりカランター1
のクロック入力は%OIレベルに固定され、カウント動
作線停止する。それによりカランター1のQ出力は、デ
ータ人力すが再び11〃になるまで、%IIIレベルを
出力したiまであシ、パルス断検出状態のままである。Thereby, counter 1 starts counting the pulse interruption time. When the count value reaches the above-mentioned set value, the Q output of the counter 1 becomes 11 levels, and the pulse break detection output C becomes the '1# level. At the same time, the Q output of the counter 1 and the pulse interruption detection output supplied to the other input terminal of the Schiff circuit 2 cause the counter 1 to
The clock input is fixed at the %OI level and the counting operation line is stopped. As a result, the Q output of the counter 1 remains in the pulse interruption detection state until the data output becomes 11 again until i outputs the %III level.
以上説明したように、本発明によれば、パルス入力%1
ルベルによりカランターをリセットし、パルス入力10
″レベルの時間をカウントすることにより、パルス断を
検出することができ、検出し良後はカウンターへのクロ
ック入力を止めることKよシカラント動作を停止させ、
パルス断出力を再びデータ入力%1〃レベル入力される
まで保持できる。また、一定周期のクロックを使用する
ことにより、パルス断検出時間誤差をクロック周期を以
内に抑制することができる。したがって、従来回路に比
較して正確なパルス断検出が可能となシ、かつデジタル
回路で構成されているので安定に動作し、ゲートアレイ
化でき、デジタル通信システムにおけるパルス断監視用
として実用上の効果は極めて大である。As explained above, according to the present invention, pulse input %1
Reset the calanter with the rubel and input the pulse 10
``By counting the time of the level, it is possible to detect a pulse interruption, and after detecting it, stop the clock input to the counter and stop the sikarant operation.
The pulse break output can be held until the data input level %1 is input again. Furthermore, by using a clock with a constant cycle, it is possible to suppress the pulse interruption detection time error to within the clock cycle. Therefore, compared to conventional circuits, it is possible to detect pulse interruptions more accurately, and since it is composed of digital circuits, it operates stably. The effect is extremely large.
第1図は本発明によるパルス断検出回路の一実施例を示
す回路図、第2図は従来のパルス断検出回路の一例を示
す回路図である。
1・φ・・カウンター、2・・・・ノア回路。FIG. 1 is a circuit diagram showing an embodiment of a pulse break detection circuit according to the present invention, and FIG. 2 is a circuit diagram showing an example of a conventional pulse break detection circuit. 1.φ...Counter, 2...NOR circuit.
Claims (1)
カウント動作するカウンターと、パルス信号断検出信号
により前記カウント動作を停止する回路とを備えてなる
ことを特徴とするパルス断検出回路。1. A pulse interruption detection circuit comprising: a counter that is reset by an input pulse signal and performs a counting operation when the input pulse signal is interrupted; and a circuit that stops the counting operation in response to a pulse signal interruption detection signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12706287A JPS63292821A (en) | 1987-05-26 | 1987-05-26 | Pulse cut-off detection circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12706287A JPS63292821A (en) | 1987-05-26 | 1987-05-26 | Pulse cut-off detection circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63292821A true JPS63292821A (en) | 1988-11-30 |
Family
ID=14950645
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12706287A Pending JPS63292821A (en) | 1987-05-26 | 1987-05-26 | Pulse cut-off detection circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63292821A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0715487A (en) * | 1993-06-21 | 1995-01-17 | Nec Corp | Interruption fault detection system |
JPH07177006A (en) * | 1993-10-14 | 1995-07-14 | Samsung Electron Co Ltd | Digital signal detector circuit |
JP2009081532A (en) * | 2007-09-25 | 2009-04-16 | Denso Corp | Clock supply control circuit |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57140021A (en) * | 1981-02-24 | 1982-08-30 | Nec Corp | Signal detecting circuit |
-
1987
- 1987-05-26 JP JP12706287A patent/JPS63292821A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57140021A (en) * | 1981-02-24 | 1982-08-30 | Nec Corp | Signal detecting circuit |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0715487A (en) * | 1993-06-21 | 1995-01-17 | Nec Corp | Interruption fault detection system |
JPH07177006A (en) * | 1993-10-14 | 1995-07-14 | Samsung Electron Co Ltd | Digital signal detector circuit |
JP2009081532A (en) * | 2007-09-25 | 2009-04-16 | Denso Corp | Clock supply control circuit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS5983254A (en) | Watchdog timer | |
US4399412A (en) | Duty cycle monitor circuit | |
JPS63292821A (en) | Pulse cut-off detection circuit | |
US3942125A (en) | Digital repetition rate check circuit | |
JPH0335170A (en) | Detecting circuit for ac power supply failure | |
JPS598211Y2 (en) | noise detection circuit | |
KR940002463Y1 (en) | Pulse detect circuit on pulsewith | |
JPH0277854A (en) | Resetting system for microprocessor | |
JPH05191236A (en) | Clock interruption detection circuit | |
JPS60126739A (en) | Malfunction preventing circuit of programmable ic | |
JPH01307313A (en) | Fault detection circuit for clock signal | |
JPS5841709B2 (en) | Clamps | |
SU1275447A2 (en) | Device for checking source of sequential pulses | |
SU1383361A1 (en) | Device for checking logical block | |
SU1109920A1 (en) | Device for checking pulse sequence signals | |
JPH01252049A (en) | Asynchronous data transmitting system | |
JPS5827247A (en) | Logical device | |
KR960006164Y1 (en) | Watch dog circuit | |
JPH02260728A (en) | Ais detecting system | |
JPH02296411A (en) | Reception clock interrupting detection circuit | |
JPS6395796A (en) | Dial pulse recognizing system | |
JPH01137474A (en) | Data storage controller | |
JPS63215139A (en) | Detecting system for fault of signal in balanced double-current interchange | |
JPH03268513A (en) | Detecting system for off state of clock signal | |
JPH029251A (en) | Framing error status circuit |