JPS63201708A - 情報処理装置における多入力処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の入力手段を備える情報処理装置に係り
、特に、外部から該情報処理装置に複数の情報が順次入
力された場合、各情報の入力された順番、及び各々の情
報の入っている入力場所をそれぞれ判別するのに好適な
多入力処理装置に関する。

〔従来の技術〕

従来の複数の入力手段を持つ情報処理装置は、例えば特
開昭５７−２０７９２３号公報に記載のように、情報の
入力があったことを示すレジスタを有しており、複数の
情報が順次入力された際、各情報の入力の有無は知るこ
とができる。

°　２　。

しかし、それぞれの情報の入力された順番は知ることが
できないという問題点があった。

〔発明が解決しようとする問題点〕

即ち、上記した従来技術では、前記情報処理装置に外部
から情報入力があり、その入力情報を内部の演算処理装
置が即座に処理しない場合、外部から更に別の情報入力
があると、前記演算処理装置が情報を処理する際に、情
報入力の順番、及び情報の入力場所を判別することがで
きず、例えば入力順の古いものから順番に処理する必要
があるシステムにおいて、入力順の一番古い情報がどの
入力手段に入っているのかなどを判断できないという問
題があった。

従って、本発明の目的は、複数の入力手段を備えた情報
処理装置において、複数の情報入力がなされた時、情報
入力の順番、及び情報の入力場所を知ることができる多
入力処理装置を提供することにある。

〔問題点を解決するための手段〕

上記した目的を達成するために、本発明では、ｎ個の入
力手段を備えた情報処理装置において、前記入力手段に
各々対応して設けられ、その対応する入力手段に外部か
ら情報が入力されたことを検出した時、第１の信号を出
力し、それ以外の時には第２の信号を各々出力するｎ個
の入力検出手段と、３行ｍ列の記憶場所を持つ記憶手段
と、前記入力検出手段のうち、何れか一つが外部から前
記入力手段への情報の入力を検出した時、全ての入力検
出手段からの出力信号をｎ個のデータとして前記記憶手
段の第１列目に記憶させると共に、該記憶手段の第ｋ　
（ｋ＝２．３．・・・、ｍ）列目に記憶されているｎ個
のデータが、全て前記第２窃信号である場合は、第ｋ−
１列目に記憶されているｎ個のデータの全てを前記第に
列目にシフトして記憶させる記憶制御手段と、前記情報
処理装置における演算処理装置が前記記憶手段の任意の
列を指定した時、当該列に記憶されているｎ個のデータ
を該演算処理装置に読み出すよう制御する読み出し制御
手段と、を具備するようにしたものである。

・　３　・ 〔作用〕 本発明における多入力処理装置では、ｎ個の入力手段を
備えた情報処理装置において、ある入力手段に外部から
情報が入力されると、その入力手段に接続された前記入
力検出手段が情報の入力のあったことを検出し、その時
点の各入力検出手段からのｎ個の出力信号を、前記記憶
制御手段によって、３行ｍ列で構成される前記記憶手段
の１列目に記憶する。さらに、前記記憶手段のに列目（
ｋ＝２．３．・・・ｍ）のｎ個のデータが、全て前記第
２の信号である場合、前記記憶制御手段によって、これ
を検出して、ｋ−１列目のｎ個のデータをに列目にシフ
トすることにより、常に記憶手段のｍ列目ｋ−番古いデ
ータが記憶され、ｋが小さくなる方向に従って新しいデ
ータが記憶される。

一方情報処理装置の前記演算処理装置がΩ番目（Ｑ＝１
．２．・・・ｍ）に入力された情報がどの入力手段に入
っているか知りたい時、前記読み出し制御手段により記
憶手段のｍ−（Ω−１）列目を指定し、該演算処理装置
に指定された列内のデー゛　５　′ −４・ りを転送することにより、どの入力手段に入っているか
を知ることができる。

〔実施例〕

以下、本発明の一実施例を第１図、第２図により説明す
る。

第１図において、１　（Ａ）　、　１　（Ｂ）　、　１
　（Ｃ）は、外部から入力されたデータを保持する入力
レジスタ、　２　（Ａ）　、　２　（Ｂ）　、　２　（
Ｃ）は、入力レジスタ１　　（Ａ）　、　１　（Ｂ）　
、　１　（ｃ）にデータが入力されたことを検出した時
、１”になり、リセット信号が入ると４１０１１になる
入力検出手段。

３、（Ａ）　、　３　（Ｂ）　、　３　（Ｃ）は最下位
ビットにデータ取り込み機能の付いたラッチ付シフトレ
ジスタ、　４　（Ａ）　、　４　（Ｂ）　、　４　（Ｃ
）はシフトレジスタ、　５　（Ａ）　、　５　（Ｂ）　
、　５　（ｃ）５　（Ｄ）　。

５（Ｅ）はセレクタ、６はセレクタ制御機能を持つパル
ス発生器、７は内部データバス、８は、シフトレジスタ
４　（Ａ）　、　４　（Ｂ）　、　４　（Ｃ）の最上位
ビットを内部データバス７に出力するためのパスバッフ
ァ、９はゲートである。

・６・ また、入力レジスタ１　（Ａ）　、　１　（Ｂ）　、　
１（Ｃ）内に保持されていたデータが内部データバス７
に読み出されると、対応するＲｅ５ｅｔｌ　Ｏ（Ａ）、
１０　（Ｂ）、１０　（Ｃ）信号が、ラッチ付シフトレ
ジスタ３　（Ａ）　、　３　（Ｂ）　、　３　（Ｃ）　
、シフトレジスタ４　（Ａ）　、　４　（Ｂ）　、　４
　（Ｃ）のそれぞれに入るようになっている。また、ラ
ッチ付シフトレジスタ３　（Ａ）　、　３　（Ｂ）　、
　３　（Ｃ）及びシフトレジスタ４　（Ａ）　、　４　
（Ｂ）　、　４　（Ｃ）の初期値は、第２図（１）に示
すようにＩＩ　Ｏ＋＋であり、パルス発生器６は常にセ
レクタ５　（Ｄ）　、　５（Ｅ）を同期しながら順にセ
レクトし、セレクタ５（Ｅ）からの入力が“Ｏ”の時、
セレクタ５（Ｄ）を通してパルスを出力する。

まず、入力レジスタ１（Ａ）に外部からデータが入力さ
れると、入力検出手段２（Ａ）の出力は１”になり、パ
ルス発生器６により発生したパルスによって、第２図（
２）に示すようにラッチ付シフトレジスタ３（Ａ）にラ
ッチされると同時に、入力検出手段２（Ａ）はリセット
され、１１０　ＩＩとなる。

この状態において、パルス発生器６は、セレクタ５（Ｅ
）を通じて、ラッチ付シフトレジスタ３（Ａ）、３　（
Ｂ）、３　（Ｃ）の上位ビットが共にパ０”であること
を判別すると、ラッチ付シフトレジスタ３　（Ａ）　、
　３　（Ｂ）　、　３　（Ｃ）を１ビツトシフトするた
めのパルスをセレクタ５（Ｄ）を通じて出力する。

すると、ラッチ付シフトレジスタ３　（Ａ）　、　３（
Ｂ）、３　（Ｃ）はシフトして第２図（３）に示す状態
となり、さらに、パルス発生器６は、セレクタ５（Ｅ）
を通じてシフトレジスタ４　（Ａ）　。

４　（Ｂ）　、　４　（Ｃ）の上位ビットが共に０′″
であることを判別すると、シフトレジスタ４　（Ａ）　
。

４　（Ｂ）　、　４　（Ｃ）を１ビツトシフトするため
のパルスを、セレクタ５（Ｄ）を通じて出力する。

これらの動作により、先にラッチ付シフトレジスタ３（
Ａ）の下位ビットにラッチされた信号は、第２図（４）
に示すようにシフトレジスタ４（Ａ）の上位ビットに移
る。

・７　・ さらに、入力レジスタ１　（Ｂ）に外部からデータが入
力されると、入力検出手段２（Ｂ）の出力は１１１　＋
＋となり、ラッチ付シフトレジスタ３（Ｂ）にラッチさ
れ、第２図（５）に示すような状態になると同時に、入
力検出手段２（Ｂ）はリセットされ、′Ｏ”となる。

第２図（５）に示すような状態でパルス発生器６は、セ
レクタ５（Ｅ）を通じて各シフトレジスタの真中のビッ
トがすべてＩＬ　ＯＩＩであることを判別すると、シフ
トレジスタ３　（Ａ）　、　３　（Ｂ）　。

３（Ｃ）を１ビツトシフトするパルスをセレクタ５（Ｄ
）を通じて出力し、それにより、第２図（６）に示すよ
うな状態になる。

さらに、入力レジスタ１（Ｃ）に外部からデータが入力
されると、入力検出手段２（Ｃ）の出力は１１１”とな
り、その時、パルス発生器６が、セレタ５　（Ｅ）を通
じて、ラッチ付シフトレジスタ３　（Ａ）　、　３　（
Ｂ）　、　３　（Ｃ）の下位ビットが全て“Ｏ”である
ことを判別すると、セレクタ５（Ｄ）を通じて入力検出
手段２　（Ａ）　、　２　（Ｂ）　。

・　８　・ ２（Ｃ）から出力をラッチ付シフトレジスタ３（Ａ）、
３　（Ｂ）、３　（Ｃ）にラッチするためのパルスを出
力し、それにより、第２図（７）に示す状態となる。

さらに、第２図（７）に示す状態において、入力レジス
タ１（Ａ）内に保持されているデータが内部データバス
７に読み出されると、同時に、Ｒｅ５ｅｔｌｏ（Ａ）信
号が出力されて、ラッチ付シフトレジスタ３（Ａ）及び
シフトレジスタ４（Ａ）の各ビットは全てクリアされる
。その結果、シフトレジスタ４　（Ａ）　、　４　（Ｂ
）　、　４　（Ｃ）の上位ビットは全て１′０”となる
ので、セレクタ５（Ｅ）を通じてパルス発生器６が、こ
れを判別すると、シフトレジスタ４　（Ａ）　、　４　
（Ｂ）　、　４　（Ｃ）を１ビツトシフトするためのパ
ルスを、セレクタ５（Ｄ）を通して出力する。この結果
、さらにラッチ付シフトレジスタ３　（Ａ）　、　３　
（Ｂ）　、　３　（Ｃ）の上位ビットが全て０”となる
ので、セレクタ５（Ｅ）を通じてパルス発生器６はこれ
を判別し、ラッチ付シフトレジスタ３　（Ａ）　、　３
　（Ｂ）　、　３（Ｃ）を１ビツトシフトするためのパ
ルスを、セレクタ５（Ｄ）を通じて出力し、それにより
、第２図（８）に示すような状態になる。

ここで、シフトレジスタ４　（Ａ）　、　４　（Ｂ）　
。

４（Ｃ）の上位ビット、或いは下位ビット（ラッチ付シ
フトレジスタ３　（Ａ）、　３（Ｂ）、ａ　（Ｃ）の上
位ビット）、或いはラッチ付シフトレジスタ３　（Ａ）
　、　３　（Ｂ）　、　３　（Ｃ）の下位ビットの３組
の内の１組を、５ｅｌｅｃｔ信号によってセレクタ５（
Ａ）、５　（Ｂ）、５　（Ｃ）を切り換えることにより
、パスバッファ８を通じて内部データバス７に読み出す
ことができる。もし、セレクタ５（Ａ）、　５　（Ｂ）
　、　５　（Ｃ）によってシフトレジスタ４（Ａ）、４
　（Ｂ）、４　（Ｃ）の上位ビットを選択すれば、最古
のデータが入力レジスタ１　（Ａ）　。

１　（Ｂ）　、　１　（Ｃ）のどこに入っているかを知
ることができ、また、シフトレジスタ４　（Ａ）　、　
４（Ｂ）、４　（Ｃ）の下位ビット（ラッチ付シフトレ
ジスタ３　（Ａ）　、　３　（Ｂ）　、　３　（Ｃ）の
上位ビット）を選択すれば、２番目に古いデータが入力
レジスタ１　（Ａ）　、　１　（Ｂ）　、　１　（Ｃ）
のどこに入っているかを知ることができる。さらに、ま
た、ラッチ付シフトレジスタ３　（Ａ）　、　３　（Ｂ
）　、　３（Ｃ）の下位ビットを選択すれば、最も新し
いデータが入力レジスタ１　　（Ａ）　、　　１　　（
Ｂ）　、　　１　　（Ｃ）のどこに入っているかを知る
ことができる。

尚、この様に、本実施例では、任意の順番に入力された
情報の入力場所を知ることができるが、順番を最も新し
い情報、或いは最も古い情報など特定の順番に限定する
ならば、５　（Ａ）　、　５　（Ｂ）、　５　（Ｃ）の
セレクタが不要となり、回路削減が可能となる。

〔発明の効果〕

本発明によれば、複数の入力手段を備えた情報処理装置
において、複数の情報の入力がなされた際に、情報入力
の順番、及び情報の入力場所を知ることができるという
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例としての多入力処理装置を示
すブロック図、第２図は、第１図のシフ、１１　・ トレジスタにおける記憶内容の推移を説明するための説
明図、である。 １　（Ａ）　、　１　　（Ｂ）　、　１　（Ｃ）・・・
入力レジスタ。 ２　（Ａ）　、　２　（Ｂ）　、　２　（Ｃ）・・・入
力検出手段。 ３　（Ａ）　、　３　（Ｂ）　、　３　（Ｃ）・・・ラ
ッチ付シフトレジスタ、　４　（Ａ）　、　４　（Ｂ）
　、　４　（Ｃ）・・・シフトレジスタ、　５　（Ａ）
〜５（Ｅ）・・・セレクタ、６・・・パルス発生器、７
・・・内部データバス、８・・・パスバッファ、９・・
・ゲート、１０　（Ａ）、１０　（Ｂ）。 １０　（Ｃ）　−Ｒｅｓｅｔ信号、　１１−３ｅｌｅｃ
ｔ信号。

Claims (1)

【特許請求の範囲】
1. １、ｎ（ｎは正の整数）個の入力手段を備え、該入力手
   段により外部より情報を入力する情報処理装置において
   、前記入力手段に各々対応して設けられ、その対応する
   入力手段に外部から情報が入力されたことを検出した時
   、第１の信号を出力し、それ以外の時には第２の信号を
   各々出力するｎ個の入力検出手段と、ｎ行ｍ（ｍは正の
   整数）列の記憶場所を持つ記憶手段と、前記入力検出手
   段のうち、何れか一つが外部から前記入力手段への情報
   の入力を検出した時、全ての入力検出手段からの出力信
   号をｎ個のデータとして前記記憶手段の第１列目に記憶
   させると共に、該記憶手段の第ｋ（ｋ＝２、３、・・・
   、ｍ）列目に記憶されているｎ個のデータが、全て前記
   第２の信号である場合は、第ｋ−１列目に記憶されてい
   るｎ個のデータの全てを前記第ｋ列目にシフトして記憶
   させる記憶制御手段と、前記情報処理装置における演算
   処理装置が前記記憶手段の任意の列を指定した時、当該
   列に記憶されているｎ個のデータを該演算処理装置に読
   み出すよう制御する読み出し制御手段と、を具備したこ
   とを特徴とする多入力処理装置。