JPS6319811Y2 - - Google Patents
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- JPS6319811Y2 JPS6319811Y2 JP1980150109U JP15010980U JPS6319811Y2 JP S6319811 Y2 JPS6319811 Y2 JP S6319811Y2 JP 1980150109 U JP1980150109 U JP 1980150109U JP 15010980 U JP15010980 U JP 15010980U JP S6319811 Y2 JPS6319811 Y2 JP S6319811Y2
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- wiring
- resistance value
- resistance
- terminals
- comparator
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- Expired
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- 238000007689 inspection Methods 0.000 claims description 21
- 238000012360 testing method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Description
【考案の詳細な説明】
本考案は配線検査装置に関するものである。第
１図は従来の配線検査装置の使用状態を示す構成
図である。第１図において、１は抵抗測定器、２
は断線・短絡を計る被測定物であり、A1，A2，
A3，…，An，Aoは被測定物２の一方の側の端子
であり、B1，B2，B3，…，Bn，Boは被測定物２
の他方の側の端子であり、A1とB1，A2とB2，A3
とB3，…，AnとBn，AoとBoは各々対応した端
子である。C1，C2，C3，…，Cn，Coは抵抗測定
器１の一方の側の端子であり、D1，D2，D3，…，
Dn，Doは抵抗測定器１の他方の側の端子であり、
C1はA1へ、C2はA2へ、…，CnはAnへ、CoはAo
へ各々接続され、D1はB1へ、D2はB2へ、D3はB3
へ、…，DnはBnへ、DoはBoへ各々接続されてい
る。[Detailed Description of the Invention] The present invention relates to a wiring inspection device. FIG. 1 is a configuration diagram showing how a conventional wiring inspection device is used. In Figure 1, 1 is a resistance measuring device, 2
is the object to be measured for disconnection and short circuit, and A 1 , A 2 ,
A 3 ,..., A n , A o are terminals on one side of the device under test 2, and B 1 , B 2 , B 3 ,..., B n , Bo are terminals on the one side of the device under test 2.
is the terminal on the other side of A 1 and B 1 , A 2 and B 2 , A 3
and B 3 , ..., A n and B n , and A o and B o are corresponding terminals, respectively. C 1 , C 2 , C 3 ,..., C n , Co are terminals on one side of the resistance measuring device 1, and D 1 , D 2 , D 3 ,...,
D n and D o are the terminals on the other side of the resistance measuring device 1,
C 1 to A 1 , C 2 to A 2 , ..., C n to A n , C o to A o
D 1 to B 1 , D 2 to B 2 , D 3 to B 3
..., D n is connected to B n , and D o is connected to B o .
以下、この従来の装置による断線・短絡を検査
する方法を説明する。 Hereinafter, a method for inspecting disconnections and short circuits using this conventional device will be explained.
被測定物２の一方の端子A1，A2，A3，…，
An，Aoとそれに対応する他方の端子B1，B2，
B3，…，Bn，Boとのそれぞれの間の断線または
短絡を検査する場合、以下のようにして検査を行
つている。 One terminal A 1 , A 2 , A 3 ,..., of the object to be measured 2
A n , A o and the corresponding other terminals B 1 , B 2 ,
When inspecting for disconnections or short circuits between B 3 , ..., B n , and Bo , the inspection is performed as follows.
被測定物２の端子A1とB1との間の断線または
短絡を検査する場合、端子C1−D1間を抵抗測定
器によつて測定し、抵抗が０Ωならば短絡、抵抗
が∞Ωであれば断線とする。 When inspecting for disconnection or short circuit between terminals A 1 and B 1 of DUT 2, measure between terminals C 1 and D 1 with a resistance measuring device. If the resistance is 0Ω, it is a short circuit, and the resistance is ∞ If it is Ω, it is considered as a disconnection.
被測定物２の端子A2とB2，A3とB3，…，Anと
Bn，AoとBoの間の断線または短絡を検査する場
合でも、端子A1とB1の断線または短絡を検査す
る場合と同様に、端子C2−D2間、端子C3−D3間、
…，端子Cn−Dn間、端子Co−Do間を各々抵抗測
定器によつて測定する。 Terminals A 2 and B 2 , A 3 and B 3 , ..., A n of the object under test 2
When testing for open circuits or short circuits between B n , A o and B o , the same way as when testing for open circuits or short circuits between terminals A 1 and B 1 , between terminals C 2 - D 2 , terminals C 3 - D 3 intervals,
..., measure between terminals C n and D n and between terminals C o and D o using a resistance measuring device.
このような従来の断線・短絡を検査する方法で
は、端子A1，A2，A3，…，An，Aoとそれぞれ
対応する端子B1，B2，B3，…，Bn，Boとの間で
何箇所かは断線で、残りの何箇所かは短絡状態に
あるように設計されている場合、図面を見ながら
検査を実施しなければ、検査が出来ず、端子が多
い場合、検査にかなりの時間を費やし、配線が複
雑な場合には、検査を間違え易い、という欠点が
あつた。 In such conventional methods of inspecting disconnections and short circuits, the terminals A 1 , A 2 , A 3 , ..., A n , A o and the corresponding terminals B 1 , B 2 , B 3 , ..., B n , If the design is such that there are disconnections in some places and short circuits in the remaining places, the inspection cannot be performed without looking at the drawings, and there are many terminals. In this case, a considerable amount of time is required for the inspection, and when the wiring is complicated, it is easy to make a mistake in the inspection.
この考案は上記のような欠点に鑑みてなされた
もので、各配線が所望の抵抗値を有する状態にあ
るか否かを自動的に検査することのできる配線検
査装置を得ることを目的とするものであり、この
考案に係る配線検査装置は、複数の抵抗比較器に
より、各配線の実測抵抗値と各設計抵抗値との大
小比較を行い、記憶回路に、上記各配線が上記各
設計抵抗値よりもそれぞれ大きい又は小さい抵抗
値をとることが許される第１種類又は第２種類の
配線のいずれであるかを示す２値情報を記憶さ
せ、上記各抵抗比較器の出力と上記記憶回路の情
報との一致判定を行うようにしたものである。 This invention was made in view of the above-mentioned drawbacks, and the purpose is to obtain a wiring inspection device that can automatically inspect whether each wiring has a desired resistance value. The wiring inspection device according to this invention uses a plurality of resistance comparators to compare the measured resistance value of each wiring with each designed resistance value, and stores in a memory circuit that each wiring has a corresponding design resistance. Binary information indicating whether the wiring is of the first type or the second type, which is allowed to take a resistance value larger or smaller than the resistance value, is stored, and the output of each resistance comparator and the storage circuit are stored. It is designed to perform a match determination with information.
以下、この考案の実施例を図について説明す
る。 Hereinafter, embodiments of this invention will be described with reference to the drawings.
第２図はこの考案の一実施例による配線検査装
置を示す構成図である。第２図において、３は配
線検査装置、４は配線検査装置の抵抗コンパレー
タであり、これはそれぞれ、各入力端子間の実測
抵抗値と各設計抵抗値との大小を比較する役割を
果たし、５はメモリー回路であり、これには各配
線が各設計抵抗値よりもそれぞれ大きい又は小さ
い抵抗値をとることが許される第１種類又は第２
種類の配線のいずれであるかを示す２値情報、即
ち、ここでは、設計抵抗値よりも大きい抵抗値が
許される配線についてはＨレベルが、小さい抵抗
値が許される配線についてはＬレベルが記憶され
ている。６は各抵抗コンパレータ４の出力状態が
メモリー回路５の情報と一致するか、否かをデイ
ジタル的に比較するデイジタルコンパレータ、７
はデイジタルコンパレータ６の出力状態を表示す
る表示回路、８はデイジタルコンパレータ６の出
力状態を表示回路７に表示させる駆動回路であ
る。 FIG. 2 is a configuration diagram showing a wiring inspection device according to an embodiment of this invention. In FIG. 2, 3 is a wiring inspection device, 4 is a resistance comparator of the wiring inspection device, which plays the role of comparing the actual resistance value between each input terminal with each designed resistance value, and 5 is a memory circuit, which includes a first type or a second type in which each wiring is allowed to take a resistance value larger or smaller than each design resistance value, respectively.
Binary information indicating which type of wiring it is, that is, in this case, H level is stored for wiring that allows a resistance value larger than the design resistance value, and L level is stored for wiring that allows a smaller resistance value. has been done. 6 is a digital comparator that digitally compares whether the output state of each resistance comparator 4 matches the information in the memory circuit 5;
8 is a display circuit that displays the output state of the digital comparator 6, and 8 is a drive circuit that causes the display circuit 7 to display the output state of the digital comparator 6.
次に、この実施例の動作、即ち、被測定物２の
一方の端子A1，A2，A3，…，An，Aoとそれに
対応する他方の端子B1，B2，B3，…，Bn，Boの
それぞれの間の配線が所望の抵抗値を有する状態
にあるか否かの検査の動作について説明する。 Next, the operation of this embodiment, that is, one terminal A 1 , A 2 , A 3 , ..., A n , A o of the object to be measured 2 and the corresponding other terminal B 1 , B 2 , B 3 , . . . , B n , and Bo. The operation of testing whether the wiring between each of B n and B o has a desired resistance value will be explained.
まず、被測定物２の端子A1とB1との間の配線
の抵抗値の状態を検査する場合、端子C1−D1間
の実測抵抗値と設計抵抗値とが抵抗コンパレータ
４によつて大小比較される。抵抗コンパレータ４
は端子A1とB1との間の配線の実測抵抗値が設計
抵抗値より大きいとＨレベルを出力し、小さいと
Ｌレベルを出力する。該出力信号はデイジタルコ
ンパレータ６へ送られる。 First, when inspecting the state of the resistance value of the wiring between terminals A 1 and B 1 of the device under test 2, the actual resistance value and the designed resistance value between terminals C 1 - D 1 are determined by the resistance comparator 4. The size is compared. Resistance comparator 4
outputs an H level if the measured resistance value of the wiring between terminals A1 and B1 is larger than the designed resistance value, and outputs an L level if it is smaller. The output signal is sent to a digital comparator 6.
被測定物２の端子A2とB2，A3とB3，…，Anと
Bn，AoとBoの間の各配線の抵抗値のパターンを
検査する場合でも、上述の端子A1とB1との間の
配線について検査する場合と同様に、端子C2−
D2間、端子C3−D3間、…、端子Cn−Dn間、端子
Co−Do間の各実測抵抗値と各設計抵抗値との大
小比較が各抵抗コンパレータ４によつて行われ、
各出力信号はデイジタルコンパレータ６へ送られ
る。 Terminals A 2 and B 2 , A 3 and B 3 , ..., A n of the object under test 2
Even when inspecting the resistance value pattern of each wiring between B n , A o and Bo , the same way as when inspecting the wiring between terminals A 1 and B 1 described above, terminal C 2 -
Between D 2 , between terminals C 3 and D 3 , ..., between terminals C n and D n , between terminals
Each resistance comparator 4 compares the measured resistance value between C o and D o with each designed resistance value.
Each output signal is sent to a digital comparator 6.
一方、メモリー回路５には被測定物２の端子
A1，A2，A3，…，An，Aoと端子B1，B2，B3，
…，Bn，Boとのそれぞれの間の配線のパターン、
即ち、上述したように、設計抵抗値よりも大きい
抵抗値が許される配線についてはＨレベルが、小
さい抵抗値が許される配線についてはＬレベルが
あらかじめ記憶されていて、各配線毎の記憶情報
はデイジタル信号で各デイジタルコンパレータ６
に送られている。 On the other hand, the memory circuit 5 has a terminal of the object under test 2.
A 1 , A 2 , A 3 , ..., A n , A o and terminals B 1 , B 2 , B 3 ,
..., B n , and the wiring pattern between each of B o ,
That is, as mentioned above, the H level is stored in advance for wiring that allows a resistance value larger than the design resistance value, and the L level is stored for wiring that allows a smaller resistance value, and the stored information for each wiring is Each digital comparator 6 with a digital signal
is being sent to.
デイジタルコンパレータ６では抵抗コンパレー
タ４での大小比較によるＨ，Ｌの出力信号とメモ
リー回路５から送られてくるＨ，Ｌのデイジタル
信号とがロジツク的に比較され、実際の被測定物
２の各配線の抵抗値の状態とメモリー回路５に記
憶されている被測定物２の期待されたパターンと
が一致しているか、否か、が判定される。 The digital comparator 6 logically compares the H and L output signals from the resistance comparator 4 with the H and L digital signals sent from the memory circuit 5, and compares each wiring of the actual device under test 2. It is determined whether or not the state of the resistance value matches the expected pattern of the object to be measured 2 stored in the memory circuit 5.
そして、デイジタルコンパレータ６の判定信号
は表示駆動回路８に送られ、その判定信号によつ
て表示回路７が駆動する。このようにして表示回
路７には、被測定物２の実際の各配線の抵抗値の
状態と被測定物２の期待された配線のパターンと
が一致するか、否かが表示されることとなる。 The judgment signal from the digital comparator 6 is sent to the display drive circuit 8, and the display circuit 7 is driven by the judgment signal. In this way, the display circuit 7 displays whether or not the actual state of the resistance value of each wiring of the object to be measured 2 matches the expected wiring pattern of the object to be measured 2. Become.
このように本実施例は、抵抗コンパレータ４に
よる大小比較出力と、記憶回路５の所定の記憶情
報との一致判定を行うことにより、各配線の抵抗
値が所望の状態にあるか否かを自動的に検査する
ことができる。 In this way, the present embodiment automatically determines whether the resistance value of each wiring is in a desired state by determining whether the magnitude comparison output from the resistance comparator 4 matches the predetermined storage information of the storage circuit 5. can be inspected.
なお、抵抗コンパレータ４は抵抗の大小を比較
出来、出力がロジツクレベルのものなら、どのよ
うなものでも良い。また、メモリー回路５には
RAM，ROM、コアメモリー、フリツプ・フロ
ツプなどあらゆるメモリーが適用出来る。また、
デイジタルコンパレータ６は抵抗コンパレータ４
の出力信号とメモリー回路５のデイジタル信号を
ロジツク的に比較できるものであれば、どのよう
なものでも良い。さらに、表示回路は、表示でき
る回路であれば、ランプ表示、LED表示、液晶
表示その他どのようなものでも良い。 Note that the resistance comparator 4 may be of any type as long as it can compare the magnitude of resistance and its output is at a logic level. In addition, the memory circuit 5
All types of memory can be used, including RAM, ROM, core memory, and flip-flops. Also,
Digital comparator 6 is resistance comparator 4
Any device may be used as long as it can logically compare the output signal of the memory circuit 5 with the digital signal of the memory circuit 5. Further, the display circuit may be any circuit such as a lamp display, an LED display, a liquid crystal display, etc. as long as it can display a display.
以上説明したようにこの考案の配線検査装置に
よれば、抵抗比較器による各配線の実測抵抗値と
各設計抵抗値との大小比較出力と、記憶回路の所
定の記憶情報、即ち、上記各配線の実測抵抗値が
各設計抵抗値に対して大、小のいずれをとること
が許されるかを示す情報との一致判定を行うよう
にしたので、配線図を見ることなく自動的に短時
間で、各配線の抵抗値が所望の状態にあるか否か
を検査することができる。 As explained above, according to the wiring inspection device of this invention, the resistance comparator outputs a magnitude comparison between the measured resistance value of each wiring and each designed resistance value, and the predetermined storage information of the storage circuit, that is, the output of each wiring. Since the actual measured resistance value of each design resistance value is determined to match the information indicating whether it is allowed to be large or small for each design resistance value, it can be automatically and quickly done without looking at the wiring diagram. , it is possible to inspect whether the resistance value of each wiring is in a desired state.
また、多回路の場合、従来の検査では配線の見
落しによる配線検査の間違いが多かつたが、この
考案の配線検査装置により配線検査を正確に行う
ことができる。 Furthermore, in the case of multiple circuits, conventional inspections often resulted in errors in wiring inspection due to overlooked wiring, but the wiring inspection apparatus of this invention allows accurate wiring inspection.
第１図は従来の配線検査装置を示す構成図、第
２図はこの考案の一実施例による配線検査装置を
示す構成図である。
図において、２は被測定検査物、３は配線検査
装置、４は抵抗コンパレータ、５は記憶装置（メ
モリー回路）、６はデイジタルコンパレータであ
る。なお図中同一符号は同一又は相当部分を示
す。
FIG. 1 is a configuration diagram showing a conventional wiring inspection device, and FIG. 2 is a configuration diagram showing a wiring inspection device according to an embodiment of the invention. In the figure, 2 is an object to be measured, 3 is a wiring inspection device, 4 is a resistance comparator, 5 is a storage device (memory circuit), and 6 is a digital comparator. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (1)
る状態にあるか否かを自動的に検査する配線検査
装置であつて、 上記各配線の実測抵抗値と各設計抵抗値との大
小比較をそれぞれ行う複数の抵抗比較器と、 上記各配線が上記各設計抵抗値よりもそれぞれ
大きい又は小さい抵抗値をとることが許される第
１種類又は第２種類の配線のいずれであるかを示
す２値情報を記憶する記憶回路と、 上記各抵抗比較器の出力と上記記憶回路の記憶
情報との一致判定を行う複数の比較器とを備えた
ことを特徴とする配線検査装置。[Scope of Claim for Utility Model Registration] A wiring inspection device that automatically inspects whether or not each wiring between multiple sets of terminals has a desired resistance value, A plurality of resistance comparators that perform magnitude comparisons with each design resistance value, and a first type or second type of wiring that allows each of the wirings to take a resistance value that is larger or smaller than each of the design resistance values. and a plurality of comparators for determining whether the output of each of the resistance comparators matches the information stored in the storage circuit. Wiring inspection device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980150109U JPS6319811Y2 (en) | 1980-10-20 | 1980-10-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980150109U JPS6319811Y2 (en) | 1980-10-20 | 1980-10-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5772178U JPS5772178U (en) | 1982-05-01 |
| JPS6319811Y2 true JPS6319811Y2 (en) | 1988-06-02 |
Family
ID=29509486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980150109U Expired JPS6319811Y2 (en) | 1980-10-20 | 1980-10-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6319811Y2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60111278U (en) * | 1983-12-29 | 1985-07-27 | 日本電気ホームエレクトロニクス株式会社 | Open/short insert kit tester |
| JPH0422307Y2 (en) * | 1984-12-14 | 1992-05-21 |
-
1980
- 1980-10-20 JP JP1980150109U patent/JPS6319811Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5772178U (en) | 1982-05-01 |
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