JPS63184596U - - Google Patents

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JPS63184596U
JPS63184596U JP1987075751U JP7575187U JPS63184596U JP S63184596 U JPS63184596 U JP S63184596U JP 1987075751 U JP1987075751 U JP 1987075751U JP 7575187 U JP7575187 U JP 7575187U JP S63184596 U JPS63184596 U JP S63184596U
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  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Description

【図面の簡単な説明】
第１図は本考案の一実施例を示す薄膜ＥＬ表示
装置の駆動回路用電源回路図、第２図は従来例を
示す多出力電源回路図、第３図乃至第５図は同駆
動回路用電源回路図、第６図は一般的な薄膜ＥＬ
表示装置の一部切り欠き斜視図、第７図は薄膜Ｅ
Ｌ表示装置の印加電圧に対する輝度特性を示す図
、第８図は薄膜ＥＬ表示装置の駆動回路図、第９
図は高耐圧プツシユ・プル双方向性ドライバーの
構成例を示す図である。 １……多出力トランス、２……スイツチングト
ランジスタ、３……制御ＩＣ、４……整流用ダイ
オード、５……平滑用コンデンサ、６……電圧制
御用フイードバツク抵抗、７……正出力電流制限
用フイードバツク抵抗、８……負出力電流制限用
フイードバツク抵抗。

Claims (1)

  1. 【実用新案登録請求の範囲】 ＥＬ層を、互いに交差する方向に配列した走査
    側電極とデータ側電極間に介設し、前記走査側電
    極に正あるいは負の書き込み電圧を印加し、デー
    タ側電極に変調電圧を印加してなる薄膜ＥＬ表示
    装置の駆動回路において、 前記変調電圧に関する第１の電圧が印加される
    入力と、電気的に分離された各分離端子から正及
    び負の電圧の出力をする多出力トランス、 該多出力トランスへの前記変調電圧に関する第
    １の電圧の印加を制御するスイツチング手段、 該スイツチング手段のオン、オフを制御する制
    御手段、 前記多出力トランスの電気的に分離された正及
    び負の各出力端子から前記正及び負の書き込み電
    圧に関する複数の第２の電圧を取り出す手段、 とからなる多出力電源を備えてなり、 前記制御手段は、 前記多出力トランスの正または負のある１出力
    端子からの出力電圧をフイードバツクし、該フイ
    ードバツク量を調整して前記多出力トランスの出
    力電圧を安定化する手段と、 前記多出力トランスの電気的に分離された各分
    離端子とアース間にそれぞれ電流制限用フイード
    バツク抵抗を接続し、前記分離端子と前記電流制
    限用フイードバツク抵抗との接続点から該電流制
    限用フイードバツク抵抗に流れる電流に応じた電
    圧をフイードバツクし、前記多出力トランスへの
    入力電流を制限して前記多出力トランスの出力電
    流を制限する手段とを有してなることを特徴とす
    る薄膜ＥＬ表示装置の駆動回路。
JP1987075751U 1987-05-19 1987-05-19 薄膜ｅｌ表示装置の駆動回路 Expired - Lifetime JPH0620319Y2 (ja)

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JPS63184596U true JPS63184596U (ja) 1988-11-28
JPH0620319Y2 JPH0620319Y2 (ja) 1994-05-25

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