JPS63141767A - Line head thermal printer - Google Patents
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- JPS63141767A JPS63141767A JP61288203A JP28820386A JPS63141767A JP S63141767 A JPS63141767 A JP S63141767A JP 61288203 A JP61288203 A JP 61288203A JP 28820386 A JP28820386 A JP 28820386A JP S63141767 A JPS63141767 A JP S63141767A
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Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
- B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
- B41J2/35—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads providing current or voltage to the thermal head
- B41J2/355—Control circuits for heating-element selection
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はラインヘッドサーマルプリンタ装置の制御装
置の改良に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an improvement of a control device for a line head thermal printer device.
［従来の技術］
第３図に従来の技術によるラインヘッドサーマルプリン
タ装置の構成を示す０図において、サーマルヘッド（ｌ
Ｏ）は、例えば４０００ドツトのサーマルプリンタにお
いては、４０００個の発熱抵抗体（１７）が所定の間隔
で配置されており、これらの発熱抵抗体（１７）を制御
するために、各発熱抵抗体（１７）に対応するシフトレ
ジスタ（１１）、ラッチ（１３）及びナンドゲー） （
１５）が設けられている。制御装置（３０）は入力デー
タ（２１）を入力するための入力回路（４）、所定のｆ
ｆ１ｌ制御手順がメモリされたＲ ＯＭ （２）、入力
データ（２１）を記憶するためのＲＡ Ｍ （３）、演
算処理を行うためのＣＰ Ｕ （５１）、パラレルデー
タであるプリント情報入力データ（２１）をシリアルデ
ータに変換するためのパラレル・シリアル変換器（７）
、ナンドゲー） （１５）を制御するための第１のカウ
ンタ（５）、ラッチ（１３）を制御するための第２のカ
ウンタ（６）、クロック発生器（１８）及び分周器（２
０）により構成されている。[Prior Art] Fig. 3 shows the configuration of a line head thermal printer device according to the conventional technology.
For example, in a 4000-dot thermal printer, 4000 heating resistors (17) are arranged at predetermined intervals, and in order to control these heating resistors (17), each heating resistor (17) is (Shift register (11), latch (13) and Nando game corresponding to (17)) (
15) is provided. The control device (30) includes an input circuit (4) for inputting input data (21), a predetermined f.
A ROM (2) in which the f1l control procedure is stored, a RAM (3) for storing input data (21), a CPU (51) for performing arithmetic processing, and a print information input data (parallel data) Parallel/serial converter (7) for converting 21) into serial data
a first counter (5) for controlling the latch (15), a second counter (6) for controlling the latch (13), a clock generator (18) and a frequency divider (2).
0).
この従来例の動作を次に説明する。第・１図に発熱抵抗
体（１７）とシフトレジスタ（１１）の接続を示す。The operation of this conventional example will be explained next. Figure 1 shows the connection between the heating resistor (17) and the shift register (11).
この図においては、動作原理の説明を簡単にするために
発熱抵抗体（１７）とシフトレジスタ（１１）間に接続
される公知のラッチ（１３）及びナントゲート（１５）
を省略している。シフトレジスタ（１１）の第１ビツト
の端子（６１）は発熱抵抗体（１７−１）に接続されて
おり、また第２ビツトの端子（６２）は発熱抵抗体（１
７−２）に接続されており、以下同様にして順次対応す
るシフトレジスタの端子と発熱抵抗体（１７）がそれそ
°れ接続されている。このように接続されたシフトレジ
スタ（１１）においては、ＩＣパッケージのピン配置の
関係で、第１ビツトから第３２ビツトまではその接続関
係の順序がそれそ゛れ対応する発熱抵抗体（１７−１）
ないしく１７−３２）に一致しているが、第３３ビツト
から第６４ビツトまではそれぞれ接続されている発熱抵
抗体（１７−３３）ないしく１７−６４）に対して接続
関係の順序が逆転している。これはＩＣパッケージのビ
ン配置がパッケージ製造の都合上このようになされてい
るからである。In this figure, a well-known latch (13) and a Nant gate (15) connected between a heating resistor (17) and a shift register (11) are shown to simplify the explanation of the operating principle.
is omitted. The first bit terminal (61) of the shift register (11) is connected to the heating resistor (17-1), and the second bit terminal (62) is connected to the heating resistor (17-1).
7-2), and in the same manner, the terminals of the corresponding shift registers and the heat generating resistors (17) are successively connected. In the shift register (11) connected in this way, due to the pin arrangement of the IC package, the connection order from the 1st bit to the 32nd bit is the corresponding heating resistor (17-1).
or 17-32), but from the 33rd bit to the 64th bit, the order of connection is reversed with respect to the connected heating resistor (17-33) or 17-64), respectively. are doing. This is because the bins of the IC package are arranged in this manner for reasons of package manufacture.
この問題を解決するための従来の方法としては、シフト
レジスタ（１１）の第３３ビットから第６４ビツトまで
のデータの配列を逆転させてシフトレジスタ（１１）に
入力するようにしている。データの配列の逆転は第３図
に示す制御装置（３０）によって処理される０図におい
て、入力回路（４）に入力されるパラレル８ビツトのデ
ータは一旦ＲＡ Ｍ （３）にメモリされる０次にＣＰ
Ｕ （５１）の制御によりＲＡ Ｍ （３）から順次
データが取り出されてパラレル・シリアル変換器（７）
へ出力される。このとき第１ビツトから第３２ビツトま
でのデータは入力された順序で出力され、第３３ビツト
から第６４ビツトまでのデータはＣＰ Ｕ （５１）の
制御によりデータの配列順序を入力に対して逆転させて
パラレル・シリアル変換器（７）へ出力する。以下同様
にして３２ビツト毎にデータの配列順序が反転される。A conventional method for solving this problem is to reverse the arrangement of data from the 33rd bit to the 64th bit of the shift register (11) and input it to the shift register (11). The reversal of the data arrangement is processed by the control device (30) shown in FIG. Next, CP
Under the control of U (51), data is sequentially taken out from RAM (3) and sent to parallel/serial converter (7).
Output to. At this time, the data from the 1st bit to the 32nd bit is output in the order in which it was input, and the data from the 33rd bit to the 64th bit is reversed to the input order under the control of the CPU (51). and outputs it to the parallel/serial converter (7). Thereafter, the arrangement order of data is similarly reversed every 32 bits.
パラレル・シリアル変換器（７）はＣＰ Ｕ （５１）
から入力されるパラレルデータをシリアルデータに変換
してシフトレジスタ（１１）に送る。The parallel/serial converter (7) is the CPU (51)
Converts the parallel data input from the converter into serial data and sends it to the shift register (11).
［発明が解決しようとする問題点］
従来の技術によるラインヘッドサーマルプリンタ装置に
おいては、入力される８ビツトのパラレルデータは制御
装置のＣＰＵによって３２ビツト毎にデータの配列順序
を反転するための処理がなされる・そのため、この制御
のための処理に時間を要し印字のスピードが遅くなる問
題があった。また他の問題点として、入力データのバッ
ファーメモリとしてＲＡＭが必要であるため制御装置の
コストが高かった。[Problems to be Solved by the Invention] In a conventional line head thermal printer device, input 8-bit parallel data is processed by the CPU of the control device to reverse the data arrangement order every 32 bits. Therefore, there was a problem in that the processing for this control required time and the printing speed became slow. Another problem is that the cost of the control device is high because a RAM is required as a buffer memory for input data.
［問題点を解決するための手段］
この発明のラインヘッドサーマルプリンタ装置は、パラ
レルデータをパラレル・シリアル変換器によってシリア
ルデータに変換し、変換されたシリアルデータを双方向
シフトレジスタに入力する時、データの入力方向を所定
のピット数毎にカウンタにより反転し、かつ双方向シフ
トレジスタのデータの出力端子を出力選択回路により選
択するように構成している。[Means for Solving the Problems] The line head thermal printer device of the present invention converts parallel data into serial data using a parallel-to-serial converter, and when inputting the converted serial data to a bidirectional shift register, The input direction of data is inverted by a counter every predetermined number of pits, and the data output terminal of the bidirectional shift register is selected by an output selection circuit.
［作用］
カウンタによるデータの入力方向の反転により、例えば
第１ビツトから第６４ビツトまではパラレル・シリアル
変換器（７）から入力された順序で入力され、第６５ピ
ツトから第１２８ビツトまではデータの配列の順序が反
転して入力されるとともに、出力選択回路により、例え
ば第１ビツトから第３２ピツ！・まではパラレル・シリ
アル変換器から入力された順序で出力され、第３３ビツ
トから第６４ビツトまでは順序が反転されて出力され、
その結果３２ビツト毎にデータの配列順序が反転して出
力される。[Operation] By reversing the input direction of data by the counter, for example, the 1st bit to the 64th bit is input in the order in which it was input from the parallel-to-serial converter (7), and the data from the 65th bit to the 128th bit is are input with the arrangement order reversed, and the output selection circuit selects, for example, the 1st bit to the 32nd bit!・ are output from the parallel-to-serial converter in the order in which they were input, and the 33rd to 64th bits are output with the order reversed,
As a result, the data arrangement order is reversed every 32 bits and output.
［実施例］ 第１図にこの発明の実施例のブロック図を示す。[Example] FIG. 1 shows a block diagram of an embodiment of the invention.
この実施例のラインヘッドサーマルプリンタ装置は制御
装置（３２）及びサーマルヘッド（１０）により構成さ
れている。制御装置（３２）はパラレル入力データ（２
１）を受ける入力回路（４）の出力（３１）をＣＰＵ（
５１）またはパラレル・シリアル変換器（７）のいずれ
かに切換転送するための仮想的な切換スイッチ（３０）
を備えている。パラレル・シリアル変換器（７）は入力
されるパラレルデータをシリアルデータに変換してシリ
アルデータ反転回路（２２）に転送する。The line head thermal printer device of this embodiment is composed of a control device (32) and a thermal head (10). The control device (32) receives parallel input data (2
The output (31) of the input circuit (4) receiving 1) is sent to the CPU (
Virtual changeover switch (30) for switching to either the parallel/serial converter (7) or the parallel/serial converter (7)
It is equipped with The parallel/serial converter (7) converts the input parallel data into serial data and transfers it to the serial data inversion circuit (22).
シリアルデータ反転回路（２２）は、パラレル・シリア
ル変換器（７）のシリアルデータの第１ビツトがら第３
２ビツトまでは入力された順序でシフトレジスタ（１１
）に出力し、第３３ビツトから第６４ピツトまでは入力
された順序を逆転してシフトレジスタ（１１）に出力す
るための回路であり、その詳細を第２図に示す０図にお
いて、ラッチ（２４−１）ないしく２４−３２）、ゲー
ト回路（２６−１）ないしく２６−１２）、（２５−１
）ないしく２５−３２）及び（２７−１）ないしく２７
−３２）により双方向シフトレジスタが構成されている
。カウンタ（２８）は端子（１９）から入力されるクロ
ック信号により駆動され、その出力（４６）は６４ビツ
ト毎に「Ｈ」または「Ｌ」に反転する。またゲート（３
４） 、 （３５）及び（３６）により出力選択回路（
４）を構成している。The serial data inversion circuit (22) converts the first bit of serial data from the parallel-serial converter (7) to the third bit.
Up to 2 bits are stored in the shift register (11
), and from the 33rd bit to the 64th pit is a circuit for reversing the input order and outputting it to the shift register (11). 24-1) or 24-32), gate circuit (26-1) or 26-12), (25-1
) or 25-32) and (27-1) or 27
-32) constitutes a bidirectional shift register. The counter (28) is driven by a clock signal input from the terminal (19), and its output (46) is inverted to "H" or "L" every 64 bits. Also gate (3
4) The output selection circuit (
4).
第１図において、クロック発生器（１８）及び分周器（
２０）はパラレル・シリアル変換器（７）及びシリアル
データ反転回路（２２）を制御するクロック発生器であ
る。サーマルヘッド（１０）はシフトレジスタ（１１）
及びシフトレジスタ（１１）の出力を制御するラッチ（
１３）及びナンドゲー） （１５）により構成されてお
り、ナントゲートの出力により発熱抵抗体（１７）が制
御される。ラッチ（１３）及びナントゲート（１５）の
。In FIG. 1, a clock generator (18) and a frequency divider (
20) is a clock generator that controls the parallel-to-serial converter (7) and the serial data inversion circuit (22). The thermal head (10) is a shift register (11)
and a latch (
13) and Nandgate) (15), and the heating resistor (17) is controlled by the output of the Nandgate. of the latch (13) and the Nant gate (15).
動作は公知であるので説明を省略する。Since the operation is well known, the explanation will be omitted.
次に動作について説明する。Next, the operation will be explained.
初期状態において、スイッチ（３０）の可動接点（３７
）はＣＰ Ｕ （５１）の側の接点（３９）に接続され
ている。In the initial state, the movable contact (37) of the switch (30)
) is connected to the contact (39) on the CPU (51) side.
入力回路（４）に入力データ（２１）が入力されると、
ＣＰＵ （５１）は入力（２１）のデータに含まれるコ
マンドデータにより、例えばラインフィードなどの処理
を行い、次に印字データが入力されるとスイッチ（３０
）をパラレルシリアル変換器側の接点（３８）に切り換
える。その結果入力される印字データはＣＰＵを通るこ
となく直接パラレル・シリアル変換器（７）へ伝送され
る。パラレル・シリアル変換器（７）によりシリアルデ
ータに変換されたデータ（９）はシリアルデータ反転回
路（２２）に入力される。第２図に示すシリアルデータ
反転回路において、最初の第１ビツトから第６４ビツト
までのデータが入力されるまでの間、すなわち端子（１
９）から入力されるクロック数が６３以下の時、カウン
ター（２８）の出力は「Ｌ」になるようになされており
、そのためアンドゲート（２６−１）〜（２６−３２）
は開、アンドゲート（２７−１）〜（２７−３２）は閉
になされている。ゆえに、端子（９）から入力されるデ
ータはアントゲ−１−（２６−１）及びオアゲー） （
２５−１）を介してラッチ（２４−１）のデータ端子（
Ｄ）にセットされ、端子（１９）から入力されるクロッ
クに同期してラッチ（２４−１）に保持されるとともに
、ラッチ（２４−１）の端子（Ｑ）に第１ビツトのデー
タを出力する。このときカウンター（２８）の出力は「
Ｌ」であるため、アンドゲート（２６−２）は開、アン
ドゲート（２７−２）は閉になっており、ラッチ（２４
−１）の端子ＣＱ＞に出力された！＠１ビットデータは
ラッチ（２４−２）のデータ端子（Ｄ）にセットされる
。上記端子（１９）に次のクリックが入力されると、上
記第１ビツトデータはラッチ（２４−２）に保持され、
ラッチ（２４−２）の端子（Ｑ）に出力される。このよ
うにしてクロックが入力される毎に、データはラッチ（
２４−１）からラッチ（２４−３２）へ順次シフトされ
る。クロック数が３２に達すると、ラッチ（２４−１）
〜（２４−３２）に保持された３２ビツトのデータは、
ｔｉＳ３３番目〜第６４番目のクロックにより順次入力
された順序でゲート（３５）から押出され、出力（２３
）から出力される。すなわち最初の第１ビツトから第３
２ビツトまでのデータは入力された順序で出力されたこ
とになる。When input data (21) is input to the input circuit (4),
The CPU (51) performs processing such as line feed based on the command data included in the input data (21), and then switches the switch (30) when print data is input.
) to the contact (38) on the parallel-serial converter side. The resulting input print data is directly transmitted to the parallel/serial converter (7) without passing through the CPU. Data (9) converted into serial data by the parallel-to-serial converter (7) is input to the serial data inversion circuit (22). In the serial data inversion circuit shown in FIG.
When the number of clocks input from 9) is 63 or less, the output of the counter (28) is set to "L", so the AND gates (26-1) to (26-32)
is open, and AND gates (27-1) to (27-32) are closed. Therefore, the data input from terminal (9) is Antogame-1-(26-1) and Orgame) (
The data terminal (25-1) of the latch (24-1)
D), is held in the latch (24-1) in synchronization with the clock input from the terminal (19), and outputs the first bit data to the terminal (Q) of the latch (24-1). do. At this time, the output of the counter (28) is "
L”, the AND gate (26-2) is open, the AND gate (27-2) is closed, and the latch (24
-1) was output to terminal CQ>! @1 bit data is set to the data terminal (D) of the latch (24-2). When the next click is input to the terminal (19), the first bit data is held in the latch (24-2),
It is output to the terminal (Q) of the latch (24-2). In this way, every time the clock is input, the data is latched (
24-1) to the latch (24-32). When the clock number reaches 32, the latch (24-1)
The 32-bit data held in ~(24-32) is
TiS is pushed out from the gate (35) in the order of input by the 33rd to 64th clocks, and the output (23
) is output. That is, from the first 1st bit to the 3rd bit
This means that data up to 2 bits are output in the order in which they were input.
クロック数が６４に達するとカウンター（２８）の出力
はｒ ＨＪとなり、アンドゲート（２６−１）〜（２６
−３２）のゲートは閉、アントゲ−） （２７−１）〜
（２７−３２）のゲートは開となり、データのシフト方
向が反転する。そのため第６４番目以後のクロックによ
り第６５ピットから第９６ビツトまでの入力データはラ
ッチ（２４−３２） 、 （２４−３１） 、 、 、
、、 （２４−１）の順序で入力される。When the clock number reaches 64, the output of the counter (28) becomes rHJ, and the AND gates (26-1) to (26
-32) gate is closed, Antogame) (27-1)~
The gate (27-32) is opened, and the data shift direction is reversed. Therefore, the input data from the 65th pit to the 96th bit is latched by the 64th and subsequent clocks as (24-32), (24-31), ,
, , are input in the order of (24-1).
その結果ラッチ（２４−１）〜（２４−３２）に保持さ
れていた第３３ビツト〜第６４ビツトまでのデータは入
力された方向とは逆の順序でラッチ（２４−１）から順
次押出され、ゲート（３６）を経て出力される。そのと
きのデータの順序は６４ビツト、６３ビット１．、、、
．３４ビツト、３３ビツトとなる。以上のようにして第
３３ビツトから第６４ビットまでのデータは反転される
。As a result, the data from the 33rd bit to the 64th bit held in the latches (24-1) to (24-32) are sequentially pushed out from the latch (24-1) in the reverse order of the input direction. , and is outputted via the gate (36). The data order at that time is 64 bits, 63 bits 1. ,,,
．． 34 bits, 33 bits. As described above, the data from the 33rd bit to the 64th bit is inverted.
更に第９７ビツトから第１２８ビットまでのデータはラ
ッチ（２４−３２） 、 （２４−３１） 、 、 、
、 、 （２４−１）の順序で入力され、そのとき第
６５ビツトないし第９６ピツトのデ−タが第６５ビツト
、第６６ビツト、第６７ビツト０５０．。Furthermore, the data from the 97th bit to the 128th bit is latched (24-32), (24-31), ,
. .
第９６ピツトの順序の入力された順序と同順序でアンド
ゲート（３６）から出力される。上記の動作により、パ
ラレル・シリアル変換器（７）から出力されたシリアル
データは第１ピツトから第３２ビツトまでは入力の順序
でシフトレジスタ（１１）に出力され、第３３ピツトか
ら第６４ビツトまでは入力された順序が逆転されて出力
され、以下同様にして３２ピツト毎にデータの配列順序
を反転したデータが出力される。The signals are output from the AND gate (36) in the same order as the input order of the 96th pit. Through the above operation, the serial data output from the parallel-serial converter (7) is output to the shift register (11) in the order of input from the 1st pit to the 32nd bit, and from the 33rd pit to the 64th bit. is output with the input order reversed, and in the same manner, data with the data arrangement order reversed every 32 pits is output.
［発明の効果］
この発明によれば、ラインヘッドサーマルプリンタ装置
の制御装置に入力されるパラレルデータは、ＣＰＵ及び
入カパッファを経由せず直接パラレル・シリアル変換器
に入力されてシリアルデータに変換され、次にシリアル
データ反転回路により所定数のビット毎にデータの配列
が反転されるので、ＣＰＵによる反転処理は必要なくデ
ータの伝送が早くなる。その結果印字速度が早くなると
ともにＣＰＵによる処理のときに必要な入カバンファも
不要になり制御装置のコストを低減することができる。[Effects of the Invention] According to the present invention, parallel data input to a control device of a line head thermal printer device is directly input to a parallel-to-serial converter without going through a CPU and an input buffer, and is converted into serial data. Then, the serial data inversion circuit inverts the data arrangement every predetermined number of bits, so there is no need for inversion processing by the CPU, and data transmission becomes faster. As a result, the printing speed becomes faster, and the input bag buffer required for processing by the CPU becomes unnecessary, thereby reducing the cost of the control device.
第１図はこの発明の実施例のブロック図、第２図はこの
発明のシリアルデータ反転回路の回路図、第３図は従来
の例のブロック図、第４図はサーマルヘッドの構成を示
す略図である。
７：パラレル・シリアル変換器
２８：カウンタ
４５：双方向シフトレジスタ
４７：出力選択回路Fig. 1 is a block diagram of an embodiment of the present invention, Fig. 2 is a circuit diagram of a serial data inversion circuit of the invention, Fig. 3 is a block diagram of a conventional example, and Fig. 4 is a schematic diagram showing the configuration of a thermal head. It is. 7: Parallel/serial converter 28: Counter 45: Bidirectional shift register 47: Output selection circuit
Claims (1)
ルデータに変換するパラレル・シリアル変換器、 変換されたシリアルデータが入力される双方向シフトレ
ジスタ、 双方向シフトレジスタへのデータの入力方向を所定のビ
ット数毎に反転するためのカウンタ及び双方向シフトレ
ジスタの出力端子を選択し前記所定のビット数の２分の
１のビット数毎に出力データの配列順序を反転させる出
力選択回路 を有するラインヘッドサーマルプリンタ装置。(1) A parallel-to-serial converter that converts parallel data based on print information into serial data, a bidirectional shift register into which the converted serial data is input, and a predetermined number of bits to determine the input direction of data to the bidirectional shift register. A line head thermal printer having an output selection circuit that selects an output terminal of a bidirectional shift register and a counter for reversing each time, and inverts the arrangement order of output data every half of the predetermined number of bits. Device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288203A JPS63141767A (en) | 1986-12-03 | 1986-12-03 | Line head thermal printer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288203A JPS63141767A (en) | 1986-12-03 | 1986-12-03 | Line head thermal printer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63141767A true JPS63141767A (en) | 1988-06-14 |
Family
ID=17727150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61288203A Pending JPS63141767A (en) | 1986-12-03 | 1986-12-03 | Line head thermal printer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63141767A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02501646A (en) * | 1987-10-13 | 1990-06-07 | イーストマン・コダック・カンパニー | Dot printer with data latch selection token bit and driver circuit used for the printer |
| JPH02281973A (en) * | 1989-04-24 | 1990-11-19 | Canon Inc | Recording head driving integrated circuit, recording head substrate, recording head, and recorder |
| JPH03108871A (en) * | 1989-09-21 | 1991-05-09 | Kyocera Corp | Picture forming device |
| JPH0740570A (en) * | 1993-07-28 | 1995-02-10 | Nec Corp | Thermal printer |
-
1986
- 1986-12-03 JP JP61288203A patent/JPS63141767A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02501646A (en) * | 1987-10-13 | 1990-06-07 | イーストマン・コダック・カンパニー | Dot printer with data latch selection token bit and driver circuit used for the printer |
| JPH02281973A (en) * | 1989-04-24 | 1990-11-19 | Canon Inc | Recording head driving integrated circuit, recording head substrate, recording head, and recorder |
| JPH03108871A (en) * | 1989-09-21 | 1991-05-09 | Kyocera Corp | Picture forming device |
| JPH0740570A (en) * | 1993-07-28 | 1995-02-10 | Nec Corp | Thermal printer |
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