JPS63117399A - Memory integrated circuit - Google Patents

Memory integrated circuit

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JPS63117399A
JPS63117399A JP61260711A JP26071186A JPS63117399A JP S63117399 A JPS63117399 A JP S63117399A JP 61260711 A JP61260711 A JP 61260711A JP 26071186 A JP26071186 A JP 26071186A JP S63117399 A JPS63117399 A JP S63117399A
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JP
Japan
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circuit
defect
information
word line
address
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Application number
JP61260711A
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Japanese (ja)
Inventor
Tsuneo Matsumura
常夫 松村
Tsuneo Mano
真野 恒夫
Junzo Yamada
順三 山田
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Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Publication date
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Publication of JPS63117399A publication Critical patent/JPS63117399A/en
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Abstract

PURPOSE:To shorten a test time and to reduce a test cost by automatically registering a detected defect and switching it to a preliminary word line to which a preliminary memory cell having no defect is connected based on the detected result of the defect. CONSTITUTION:A detection logic output circuit 15 outputs information such as the plural presences of the defects from the output result of a detection circuit 13, a defect remedy period identifying circuit 20 starts an operation at the time of starting the defect remedy, counts the number of the integrally writing completions and the integrally comparing completions of a test pattern to all main memory cells, decides the completion of the defect remedy and an address switch 21 switches internal address information from an address counter 17 and address information inputted to a memory integrated circuit. A registration control circuit 24 controls to which defect address registering circuits 23, 23' defect address information should be registered and a main body row decoder function stopping circuit 26 constitutes a switching means together with preliminary row decoders 25, 25' to make a main body row decoder 10 inactive by receiving switching information and prohibit the selection of a word line having the defect.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は冗長回路を有するメモリ集積回路に関し、特に
、メモリセルアレイ内の欠陥の有無をメモリ集積回路自
身が判定し且つ冗長回路を用いてその欠陥の救済を自動
的に行なうメモリ集積回路に関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a memory integrated circuit having a redundant circuit, and particularly to a memory integrated circuit that determines the presence or absence of a defect in a memory cell array, and uses a redundant circuit to detect the defect. The present invention relates to a memory integrated circuit that automatically repairs defects.

〔従来の技術〕[Conventional technology]

従来の冗長回路を有するメモリ集積回路は、欠陥の有無
を判定し且つ欠陥の救済を行なう回路がメモリ集積回路
自身に付加されていなかった。このため、この種のメモ
リ集積回路における欠陥救済は以下のように行なわれて
いた。
A conventional memory integrated circuit having a redundant circuit does not have a circuit added to the memory integrated circuit itself to determine the presence or absence of a defect and to repair the defect. For this reason, defect relief in this type of memory integrated circuit has been carried out as follows.

まず、外部接続のメモリテスタから数種類の試験パター
ンをメモリ集積回路に印加し、通常の書込みおよび読出
し動作を行なう。次にメモリテスタ内に読み出した情報
を取り込み、期待値情報との比較を行なう。その結果、
両者が不一致の場合にその欠陥に関連したアドレス情報
(以下「欠陥アドレス情報」という)をメモリテスタ内
にストアする。その後、欠陥選択時の切替情報を得て欠
陥救済を行なうために、メモリテスタ内にストアされた
欠陥アドレス情報をメモリ集積回路内の不揮発性記憶素
子に登録する。ここで不揮発性記憶素子は主にポリシリ
コンのヒユーズ等で形成されており、登録手段として、
■レーザ照射によるヒユーズ溶断、■メモリ集積回路に
内蔵の登録回路を動作させることによる電気的なヒユー
ズ溶断の2通りを有する。以上の方法で欠陥アドレス情
報が登録されたメモリ集積回路では、欠陥選択時、欠陥
アドレス情報と入力アドレス情報の一致検出を受けて切
替情報が発生する。この切替情報により、欠陥を含むワ
ード線に非選択および代替となる予備ワード線の選択が
行なわれて欠陥救済を終了する。
First, several types of test patterns are applied to the memory integrated circuit from an externally connected memory tester, and normal write and read operations are performed. Next, the read information is loaded into the memory tester and compared with expected value information. the result,
If the two do not match, address information related to the defect (hereinafter referred to as "defect address information") is stored in the memory tester. Thereafter, the defect address information stored in the memory tester is registered in a nonvolatile storage element in the memory integrated circuit in order to obtain switching information at the time of defect selection and perform defect relief. Here, the nonvolatile memory element is mainly formed of a polysilicon fuse, etc., and as a registration means,
There are two methods: (1) blowing out the fuse by laser irradiation, and (2) blowing the fuse electrically by operating the registration circuit built into the memory integrated circuit. In a memory integrated circuit in which defective address information is registered using the above method, when a defect is selected, switching information is generated upon detecting a match between defective address information and input address information. Based on this switching information, the word line containing the defect is not selected and a spare word line is selected as an alternative, thereby completing the defect relief.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

以上述べたように、従来の冗長回路を有するメモリ集積
回路では、欠陥アドレス情報を登録するための不揮発性
記憶素子が必要となる。従って特にレーザ登録では、微
小面積を正確に照射する必要から、メモリテスタに連結
した高精度レーザトリミング装置が必要となり、大幅な
テストコスト増加につながるという欠点があった。また
電気的登録では、登録時に大電流を扱うため、微細化プ
ロセスを用いた超大容量メモリ集積回路を対象とした場
合、上記登録回路は微細化し難く、別工程の付加を要求
されるので、その構成が難しくなるという欠点があった
As described above, a conventional memory integrated circuit having a redundant circuit requires a nonvolatile memory element for registering defective address information. Therefore, especially in laser registration, since it is necessary to accurately irradiate a minute area, a high-precision laser trimming device connected to a memory tester is required, which has the drawback of significantly increasing test costs. In addition, in electrical registration, large currents are handled during registration, so if the target is an ultra-large capacity memory integrated circuit using a miniaturization process, the above registration circuit is difficult to miniaturize and requires the addition of another process. The drawback was that it was difficult to configure.

また従来のメモリ集積回路では、上記切替情報を得るた
めに、メモリセル1ビツト毎のゴー・ノーゴーテスト(
Go−NOGOテスト)を行なっていた。このため超大
容量メモリ集積回路では、上記切替情報を得るためのテ
スト時間が大幅に長くなるという欠点があった。
Furthermore, in conventional memory integrated circuits, in order to obtain the above switching information, a go/no-go test (
Go-NOGO test). For this reason, ultra-large capacity memory integrated circuits have the disadvantage that the test time required to obtain the switching information is significantly longer.

さらに超大容量メモリ集積回路では、冗長回路に加え、
欠陥救済技術のひとつである1ビア)誤り訂正機能(以
下rSEC機能」という)を有する誤り訂正回路(以下
rECC回路」という)の搭載が必須となってきている
。しかし、従来のメモリ集積回路は、ECC回路および
冗長回路の両者を搭載しているものでも、冗長回路によ
る欠陥救済とECC回路による欠陥救済の整合がとれて
いなかった。このため、ワード線上に存在する1つの点
欠陥に対してECC回路による救済が可能であるにも関
わらず、予備ワード線への置換を行なっていた。この点
を鑑みると、従来のメモリ集積回路は冗長回路の有効利
用が図られていないという欠点があった。
Furthermore, in ultra-large capacity memory integrated circuits, in addition to redundant circuits,
It has become essential to install an error correction circuit (hereinafter referred to as "rECC circuit") having a 1-via error correction function (hereinafter referred to as "rSEC function"), which is one of the defect relief technologies. However, in conventional memory integrated circuits, even if they are equipped with both an ECC circuit and a redundant circuit, defect relief by the redundant circuit and defect relief by the ECC circuit are not consistent. For this reason, even though it is possible to repair a single point defect existing on a word line using an ECC circuit, replacement with a spare word line has been performed. In view of this point, conventional memory integrated circuits have had the drawback of not making effective use of redundant circuits.

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、従来のメモリ集積回路における
不揮発性記憶素子への欠陥アドレス情報登録に伴うテス
トコスト増加等の問題、テスト時間長大化の問題および
冗長回路の有効利用に係る問題が解決されたメモリ集積
回路を得るこ〔問題点を解決するための手段〕 このような目的を達成するために本発明は、情報を記憶
するための本体メモリセルならびに欠陥救済用の予備メ
モリセルを各々複数個有し、本体メモリセル内の欠陥メ
モリセルのアドレスを予備メモリセルのアドレスに置換
することにより欠陥救済を行なうための冗長回路を有す
るメモリ集積回路において、ワード線接続の本体メモリ
セル又は予備ワード線接続の予備メモリセルに試験パタ
ーンに対応した情報を一括して書き込む一括書込手段と
、本体メモリセル又は予備メモリセルの書込み情報と期
待値情報との比較を一括して行なう一括比較手段と、一
括して比較された結果をもとに本体メモリセル又は予備
メモリセルにおける欠陥を自動的に検出する自動検出手
段と、自動的に検出された欠陥を自動的に登録する自動
登録手段と、欠陥の検出結果をもとに欠陥を含まない予
備メモリセルが接続される予備ワード線に切り替える切
替手段とを集積回路に設けるようにしたものである。
The present invention has been made in view of the above points, and its purpose is to solve problems such as increased test cost and test time associated with registration of defective address information in non-volatile memory elements in conventional memory integrated circuits. To obtain a memory integrated circuit in which the problem of increase in length and the problem of effective use of redundant circuits are solved [Means for solving the problems] In order to achieve such an object, the present invention provides a memory integrated circuit that stores information. A plurality of main body memory cells and a plurality of spare memory cells for defect relief are each provided, and a redundant circuit is provided for defect relief by replacing the address of the defective memory cell in the main body memory cell with the address of the spare memory cell. A memory integrated circuit comprising: a batch write means for writing information corresponding to a test pattern in a main memory cell connected to a word line or a spare memory cell connected to a spare word line all at once; and write information in the main memory cell or the spare memory cell. and an automatic detection means that automatically detects a defect in a main body memory cell or a spare memory cell based on the results of the collective comparison. The integrated circuit is provided with an automatic registration means for automatically registering defects detected in the integrated circuit, and a switching means for switching to a spare word line to which a spare memory cell containing no defect is connected based on the result of defect detection. This is what I did.

〔作用〕[Effect]

本発明によれば、ワード線対応の一括テストによるテス
ト時間の大幅な短縮が可能となり、またその一括テスト
結果をもとに冗長回路による欠陥救済又はECC回路に
よる欠陥救済の判定が行なえる。さらに、電源投入時に
欠陥アドレス情報を揮発性記憶素子にレーザを使用せず
に登録できるため、テストコストの増加を生じない。
According to the present invention, it is possible to significantly shorten the test time by performing a batch test for word lines, and it is also possible to determine whether defect relief using a redundant circuit or an ECC circuit is to be performed based on the result of the batch test. Furthermore, since defective address information can be registered in the volatile memory element without using a laser when the power is turned on, there is no increase in test cost.

〔実施例〕〔Example〕

第1図は本発明に係わるメモリ集積回路の第1め実施例
を示す系統図であり、本回路は、予備ワード線2本によ
るワード線対応の欠陥救済が行なえるものである。第1
図は欠陥救済に関係する構成要素のみを表わし、センス
回路・ワード線駆動回路等に関係した各種制御クロック
の発生回路および各種基本クロック発生回路、入出力回
路系に関係した部分等は省略されている。
FIG. 1 is a system diagram showing a first embodiment of a memory integrated circuit according to the present invention, and this circuit is capable of relieving defects corresponding to word lines using two spare word lines. 1st
The figure shows only the components related to defect relief, and the various control clock generation circuits and various basic clock generation circuits related to the sense circuit, word line drive circuit, etc., and parts related to the input/output circuit system are omitted. There is.

第1図において、1は本体メモリセルアレイ、2は冗長
回路の構成要素のひとつである予備メモリセルアレイ、
3.3′は本体メモリセル、4゜4′は予備メモリセル
、5.5′はワード線、6.6′は予備ワード線、7.
7′はビット線、8゜は本体ワードドライバ、9は予備
ワードドライバ、10は本体ロウデコーダ、1)はセン
ス回路列、1)′はセンス回路、12は一括書込手段お
よび一括比較手段を構成し、試験パターンの一括書込み
および一括比較を行なう一括書込一括比較回路、13は
自動検出手段を構成する検出回路であり、検出回路13
は一括書込一括比較回路12の出力結果から欠陥の有無
を検出する。14は一括書込一括比較回路12と共に一
括書込手段を構成し。
In FIG. 1, 1 is a main memory cell array, 2 is a spare memory cell array which is one of the components of the redundant circuit,
3.3' is a main memory cell, 4.4' is a spare memory cell, 5.5' is a word line, 6.6' is a spare word line, 7.
7' is a bit line, 8° is a main body word driver, 9 is a spare word driver, 10 is a main body row decoder, 1) is a sense circuit array, 1)' is a sense circuit, 12 is a batch writing means and a batch comparison means. 13 is a detection circuit constituting automatic detection means; the detection circuit 13
detects the presence or absence of a defect from the output result of the batch write batch comparison circuit 12. 14 constitutes a batch writing means together with the batch writing batch comparison circuit 12.

一括書込一括比較回路12を制御する一括書込一括比較
制御回路、15は検出回路13と共に自動検出手段を構
成する検出論理出力回路であり、検出論理出力回路15
は検出回路13の出力結果から複数個の欠陥存在等の情
報を出力する。
A batch write batch comparison control circuit that controls the batch write batch comparison circuit 12; 15 is a detection logic output circuit that constitutes automatic detection means together with the detection circuit 13;
outputs information such as the presence of a plurality of defects from the output results of the detection circuit 13.

また、16はパルス発生手段としてのパルス信号発生回
路であり、電源投入後に単一パルス信号を発生する。1
7は順次選択手段としてのアドレスカウンタ、18はア
ドレスカウンタ制御回路、19はアドレス比較回路であ
り、アドレス比較回路19はアドレスカウンタ17の最
終カウントを検出する。20は欠陥救済期間識別回路で
、欠陥救済開始時に動作を始め、すべての本体メモリセ
ルに対する試験パターンの一括書込み終了および一括比
較終了の回数をカウントし、欠陥救済の終了を判定する
。21はアドレススイッチで、アドレスカウンタ17か
らの内部アドレス情報とメモリ集積回路に入力されるア
ドレス情報との切替えを行なう。22はアドレスバッフ
ァ、23.23’は自動登録手段を構成する欠陥アドレ
ス登録回路で、欠陥アドレス情報を一時的に登録する。
Further, 16 is a pulse signal generating circuit as a pulse generating means, which generates a single pulse signal after power is turned on. 1
7 is an address counter as a sequential selection means; 18 is an address counter control circuit; 19 is an address comparison circuit; the address comparison circuit 19 detects the final count of the address counter 17; Reference numeral 20 denotes a defect relief period identification circuit which starts operating at the start of defect relief, counts the number of times the batch writing of test patterns to all main body memory cells is completed and the number of batch comparisons completed, and determines the end of defect relief. An address switch 21 switches between internal address information from the address counter 17 and address information input to the memory integrated circuit. 22 is an address buffer, and 23 and 23' are defective address registration circuits constituting automatic registration means, which temporarily register defective address information.

24は欠陥アドレス登録回路23.23°と共に自動登
録手段を構成する登録制御回路で、欠陥アドレス情報を
欠陥アドレス登録回路23又は23゛のいずれに登録す
るかなどを制御する。
Reference numeral 24 denotes a registration control circuit which together with the defective address registration circuit 23.23° constitutes an automatic registration means, and controls which of the defective address registration circuits 23 and 23' to register defective address information with.

さらに、25.25“は冗長回路の構成要素のひとであ
る予備ロウデコーダで、切替手段を構成し、メモリ集積
回路に入力されたアドレス情報と欠陥アドレス情報の一
致検出および切替情報の出力等を行なう。26は冗長回
路の構成要素のひとつである本体ロウデコーダ機能停止
回路で、予備ロウデコーダ25.25′と共に切替手段
を構成し、切替情報を受けて本体ロウデコーダ10を不
活性とし、欠陥の存在するワード線の選択を禁止する。
Furthermore, 25.25" is a spare row decoder which is one of the components of the redundant circuit, and constitutes a switching means, and detects coincidence between address information input to the memory integrated circuit and defective address information, and outputs switching information. Reference numeral 26 denotes a main body row decoder function deactivation circuit, which is one of the components of the redundant circuit, and constitutes a switching means together with spare row decoders 25 and 25'. Prohibits selection of the word line where the word line exists.

なお、上記に示した種々の回路のうち、本体ワードドラ
イバ8.予備ワードドライバ91本体ロウデコーダ10
、センス回路列1).センス回路1)゛、パルス信号発
生回路16.アドレスカウンタ17.アドレス比較回路
19.アドレススイッチ21.アドレスバッファ22.
予備ロウデコーダ25.25’および本体ロウデコーダ
機能停止回路26は特にその回路構成に制限されること
なく、公知の回路構成を用いることができる。
Note that among the various circuits shown above, the main body word driver 8. Spare word driver 91 Main row decoder 10
, sense circuit array 1). Sense circuit 1), pulse signal generation circuit 16. Address counter 17. Address comparison circuit 19. Address switch 21. Address buffer 22.
The spare row decoders 25, 25' and the main row decoder function stop circuit 26 are not particularly limited in their circuit configurations, and any known circuit configuration can be used.

次に、本実施例による欠陥救済を、第1図を参照して、
ワード線対応の一括書込みおよび一括比較が行なわれる
場合を例に説明する。
Next, defect relief according to this embodiment will be explained with reference to FIG.
A case will be explained using an example in which batch writing and batch comparison for word lines are performed.

まず、本実施例に係るメモリ集積回路個別のテスト時あ
るいはこのメモリ集積回路を組み込んだ装置の電源投入
直後にパルス信号発生回路16が動作して、アドレスカ
ウンタ制御回路18.欠陥救済期間識別回路20および
欠陥アドレス登録回路23,23“等を欠陥救済モード
に初期設定する。また、電源投入後メモリ集積回路に印
加される基本タロツクが、通常の書込みおよび続出し動
作に関係する一連の回路系を初期設定する。
First, when testing an individual memory integrated circuit according to this embodiment or immediately after turning on the power of a device incorporating this memory integrated circuit, the pulse signal generation circuit 16 operates, and the address counter control circuit 18. The defect relief period identification circuit 20, the defect address registration circuits 23, 23'', etc. are initially set to the defect relief mode.Furthermore, the basic tarock applied to the memory integrated circuit after power is turned on is related to normal write and continuous write operations. Initialize a series of circuit systems to be used.

次に、欠陥救済期間識別回路20が、アドレスカウンタ
制御回路18を動作させ、アドレスカウンタ17の起動
をかけると共にアドレススイッチ21をアドレスカウン
タ17からの内部アドレス情報が通過するモードに設定
し、登録制御回路24をアドレスバッファ22の出力が
直接本体ロウデコーダ10にのみ伝達するモードに設定
する。
Next, the defect relief period identification circuit 20 operates the address counter control circuit 18 to activate the address counter 17 and sets the address switch 21 to a mode in which internal address information from the address counter 17 passes, thereby controlling registration. The circuit 24 is set to a mode in which the output of the address buffer 22 is directly transmitted only to the main body row decoder 10.

さらに、一括書込一括比較制御回路14を動作させ、一
括書込一括比較回路12を書込みモードにすると共に、
一括書込一括比較回路12に試験パターンを設定を行な
う。また欠陥救済期間識別回路20は、欠陥救済期間中
、入出力回路系を不活性状態に保持する。
Further, the batch write batch comparison control circuit 14 is operated, the batch write batch comparison circuit 12 is set to the write mode, and
A test pattern is set in the batch write batch comparison circuit 12. Further, the defect relief period identification circuit 20 maintains the input/output circuit system in an inactive state during the defect relief period.

次に基本クロックによるワード線の駆動、センス回路列
の動作が通常の書込み動作に準じて行なわれる。さらに
、センス回路列1)の動作後、一括書込一括比較回路1
2が動作して、アドレスカウンタ17からの内部アドレ
ス情報をもとに選択されたワード線上のすべての本体メ
モリセルに前記試験パターンを一括して書き込む。一括
書込一括比較回路12の動作終了後、選択ワード線を立
ち下げ、さらにセンス回路列1)を不活性にして書込み
動作の1サイクルを終了する。次に再び通常の書込み動
作に関係する一連の回路系の初期設定が行なわれる。そ
の後、アドレスカウンタ制御回路18の動作により1ビ
ツトインクリメントされたアドレスカウンタ17の出力
情報をもとに、前記と異なったワード線上のすべての本
体メモリセルに対する一括書込み動作が同様に行なわれ
る。
Next, the word line is driven by the basic clock and the sense circuit array is operated in accordance with a normal write operation. Furthermore, after the operation of the sense circuit array 1), the batch write batch comparison circuit 1
2 operates to write the test pattern in all the main body memory cells on the word line selected based on the internal address information from the address counter 17 at once. After the operation of the batch write batch comparison circuit 12 is completed, the selected word line is brought down and the sense circuit array 1) is made inactive to complete one cycle of the write operation. Next, a series of initial settings of the circuit system related to the normal write operation are performed again. Thereafter, based on the output information of the address counter 17 incremented by 1 bit by the operation of the address counter control circuit 18, a batch write operation is similarly performed for all the main body memory cells on a different word line.

このようにワード線を順次選択して試験パターンの一括
書込みを行なう。
In this way, word lines are selected one after another and test patterns are written all at once.

本体メモリセルアレイ1内の全ワード線に対する試験パ
ターンの書込み後、アドレスカウンタ17の最終カウン
トをアドレス比較回路19が検出し、このアドレスカウ
ンタ17の初期設定を行なう。また欠陥救済期間識別回
路20は一括書込一括比較制御回路14を動作させ、一
括書込一括比較回路12を書込みモードから読出しモー
ドにする。その後、アドレスカウンタ17が動作し、内
部アドレス情報に対応したワード線を選択する。
After writing the test pattern to all word lines in the main body memory cell array 1, the address comparator circuit 19 detects the final count of the address counter 17, and initializes the address counter 17. Furthermore, the defect relief period identification circuit 20 operates the batch write batch comparison control circuit 14 to change the batch write batch comparison circuit 12 from the write mode to the read mode. Thereafter, the address counter 17 operates and selects the word line corresponding to the internal address information.

次に、そのワード線駆動により読み出された全メモリセ
ル情報をセンス回路列1)で増幅する。−方、前記書込
みモードと同様の試験パターンを一括書込一括比較制御
回路14から一括書込一括比較回路12に与える。この
試験パターンを期待値情報として、一括書込一括比較回
路12は読み出された全メモリセル情報の一括比較を行
なう。この一括比較結果を受けて、検出回路13は選択
ワード線上の全メモリセルを対象とした欠陥の有無を検
出する。
Next, all the memory cell information read by the word line drive is amplified by the sense circuit array 1). - On the other hand, a test pattern similar to that in the write mode is applied from the batch write batch comparison control circuit 14 to the batch write batch comparison circuit 12. Using this test pattern as expected value information, the batch write batch comparison circuit 12 performs batch comparison of all read memory cell information. In response to this batch comparison result, the detection circuit 13 detects the presence or absence of defects in all memory cells on the selected word line.

次に、検出論理出力回路15は、検出回路13の出力結
果をもとに、上記ワード線上の全メモリセルに欠陥が全
く無い(以下この状態を「全ビソト良」という)という
情報、ECC回路による救済可能な単一欠陥が有る(以
下この状態をrECC救済可能欠陥」という)という情
報、ECC回路による救済不可能な複数個の欠陥が有る
(以下この状態をrECC救済不可能欠陥」という)と
いう情報のいずれかを出力する。ここで検出論理出力回
路15の出力情報として全ピット良又はECC救済可能
欠陥が得られた場合、通常の続出し動作に従い、一括書
込一括比較回路12の読出しモードを終了させ、選択ワ
ード線を立ち下げ、さらにセンス回路列1)を不活性に
して読出し動作の1サイクルを終了する。
Next, based on the output result of the detection circuit 13, the detection logic output circuit 15 outputs information that all the memory cells on the word line have no defects (hereinafter this state is referred to as "all bisoto good"), and the ECC circuit There is information that there is a single defect that can be repaired by the ECC circuit (hereinafter this state will be referred to as "rECC reparable defect"), and there is information that there are multiple defects that cannot be repaired by the ECC circuit (hereinafter this state will be referred to as "rECC reparable defect"). Outputs one of the following information. If the output information of the detection logic output circuit 15 indicates that all pits are good or ECC reparable defects are obtained, the read mode of the batch write batch comparison circuit 12 is terminated according to the normal continuous output operation, and the selected word line is Then, the sense circuit array 1) is made inactive to complete one cycle of the read operation.

一方上記読出しモード中に検出論理出力回路15の出力
情報としてECC救済不可能欠陥が得られた場合、登録
制御回路24は、アドレスバッファ22の出力が本体ロ
ウデコーダ10のみならず欠陥アドレス登録回路23お
よび23′にも伝達するモードに変更される。その結果
、例えば欠陥アドレス登録回路23に電気的登録方法に
よって欠陥アドレスを登録する。また関連する予備ロウ
デコーダ25が使用済である情報も合わせて欠陥アドレ
ス登録回路23内に登録する。その後、通常の読出し動
作に従い、一括書込一括比較回路12の動作を終了させ
、選択ワード線を立ち下げ、さらにセンス回路列1)を
不活性にして読出し動作の1サイクルを終了する。
On the other hand, if an ECC unrepairable defect is obtained as the output information of the detection logic output circuit 15 during the read mode, the registration control circuit 24 controls the output of the address buffer 22 not only from the main body row decoder 10 but also from the defect address registration circuit 23. and 23'. As a result, the defective address is registered, for example, in the defective address registration circuit 23 by an electrical registration method. Information indicating that the related spare row decoder 25 has been used is also registered in the defective address registration circuit 23. Thereafter, according to a normal read operation, the operation of the batch write/compare circuit 12 is completed, the selected word line is brought down, and the sense circuit array 1) is inactivated to complete one cycle of the read operation.

次に再び通常の読出し動作に関係する一連の回路系の初
期設定が行なわれる。そして、アドレスカウンタ制御回
路18の動作により1ビツトインクリメントされたアド
レスカウンタ17の出力情報をもとに、前記と異なった
ワード線上のすべての本体メモリセルに対する読出し動
作および一括比較動作が同様に行なわれる。ただしここ
で検出論理出力回路15の出力情報としてECC救済不
可能欠陥が得られ、かつ登録制御回路24が予備ロウデ
コーダ25が使用済である情報を受けた場合、欠陥アド
レス登録回路23への欠陥アドレス再登録を禁止し、欠
陥アドレス登録回路23“に欠陥アドレスを登録させる
制御を行なう。
Next, a series of initial settings of the circuit system related to the normal read operation are performed again. Then, based on the output information of the address counter 17 that has been incremented by 1 bit by the operation of the address counter control circuit 18, the read operation and batch comparison operation for all the main body memory cells on word lines different from those mentioned above are performed in the same way. . However, if an ECC unrepairable defect is obtained as the output information of the detection logic output circuit 15 and the registration control circuit 24 receives information that the spare row decoder 25 is used, the defect to the defective address registration circuit 23 is detected. Control is performed to prohibit address re-registration and to register the defective address in the defective address registration circuit 23''.

以上の方法に従いワード線を順次選択してワード線対応
の一括比較を行なう。本体メモリセルアレイ1内の全ワ
ード線に対応する一括比較結果終了後、アドレスカウン
タ17の最終カウントをアドレス比較回路19が検出し
、このアドレスカウンタ17の初期設定を行なう。また
欠陥救済期間識別回路20は一括書込一括比較制御回路
14を動作させ、一括書込一括比較回路12を再度書込
みモードにすると共に試験パターンの再設定を行なう。
According to the above method, word lines are selected one after another and a batch comparison of word lines is performed. After the batch comparison results corresponding to all word lines in the main body memory cell array 1 are completed, the address comparison circuit 19 detects the final count of the address counter 17, and initializes the address counter 17. Further, the defect relief period identification circuit 20 operates the batch write batch comparison control circuit 14, puts the batch write batch comparison circuit 12 into the write mode again, and resets the test pattern.

ここで試験パターンの再設定とは、例えば、最初の一括
書込み動作で試験パターンとしてMSCANのオール「
0」パターンを用いた場合、MSCANのオール「1」
パターンに設定し直すことを指す。その後、一括書込み
動作および一括比較動作を前記と同様に行なう。もし試
験中に救済不可能であることが分かれば、その後の試験
を中止してもよい。
Here, resetting the test pattern means, for example, that all MSCAN
When using the ``0'' pattern, all ``1'' of MSCAN
Refers to resetting the pattern. Thereafter, a batch write operation and a batch comparison operation are performed in the same manner as described above. If it is determined during the test that salvage is not possible, further tests may be discontinued.

なお、一連の一括書込み動作および一括比較動作に用い
る試験パターンとしては上記MSCANに限定されず、
CHECKERBOARDの「0」およびrlJパター
ンの併用又は単独使用も可能である。これら使用する試
験パターンの数および順序は欠陥救済期間識別回路20
における論理制御で規定される。
Note that the test pattern used for a series of batch write operations and batch comparison operations is not limited to the above-mentioned MSCAN,
It is also possible to use "0" of CHECKERBOARD and the rlJ pattern in combination or alone. The number and order of these test patterns to be used are determined by the defect relief period identification circuit 20.
It is defined by logical control in

以上述べた試験パターンの回路動作終了後、欠陥救済期
間識別回路20は、 ■−一括書込一括比較制御回路14不活性とする、 ■アドレスカウンタ制御回路18を動作させてアドレス
カウンタ17をリセットする、■アドレスバッファ22
の出力が本体ロウデコーダ10のみならず欠陥アドレス
登録回路23および23°にも伝達するモードに登録制
御回路24を設定する などの制御を行ない、さらに欠陥救済信号をリセットし
てメモリ集積回路の欠陥救済動作を終了させる。
After the circuit operation of the test pattern described above is completed, the defect relief period identification circuit 20: (1) deactivates the batch write batch comparison control circuit 14; (2) operates the address counter control circuit 18 to reset the address counter 17; ,■Address buffer 22
Control is performed such as setting the registration control circuit 24 to a mode in which the output of Terminate the rescue operation.

以上述べてきたように本実施例の欠陥救済によれば、ワ
ード線対応の一括テストによりテスト時間を従来の1/
nに短縮することができ、またその一括テスト結果をも
とに冗長回路又はECC回路による欠陥救済の判定が行
なえる。さらに、電源投入時に欠陥アドレス情報を揮発
性記憶素子としての欠陥アドレス登録回路23.23’
にレーザを使用せずに登録し、アドレス情報と登録アド
レスとを照合し、一致の場合にメモリ集積回路内で自動
的に冗長回路に切替えて欠陥救済が行なえるため、テス
トコストの増加を生じない。ただしここで、nは、本体
メモリセルアレイ1が有するワード線に接続されたメモ
リ数であり通常500又は1ooo以上の大きな値を採
る。
As described above, according to the defect relief of this embodiment, the test time is reduced to 1/2 compared to the conventional method by performing a batch test for word lines.
In addition, based on the batch test results, it is possible to determine whether a redundant circuit or an ECC circuit should be used to repair the defect. Furthermore, when the power is turned on, the defective address registration circuit 23, 23' stores defective address information as a volatile memory element.
The address information is registered without using a laser, the address information is checked against the registered address, and if there is a match, the memory integrated circuit automatically switches to a redundant circuit to repair defects, which increases test costs. do not have. However, here, n is the number of memories connected to the word line of the main body memory cell array 1, and usually takes a large value of 500 or 1ooo or more.

第2図は、第1図における一括書込一括比較回路12お
よび一括書込一括比較制御回路14の構成例を示したも
のである。同図は、一括書込一括比較制御回路14では
欠陥救済期間識別回路20の出力情報を順次変化するこ
とにより試験パターンとしてMSCAHのオール「0」
パターン、MSCANのオール「1」パターン、CHE
CKERBOARD(7)rOJ バター7およびCH
ECKERBOARDの「1」パターンが順次出力され
る構成を示している。また論理記述のNAND回路、N
OR回路、インバータ回路は例えばCMO8で構成され
る。
FIG. 2 shows an example of the configuration of the batch write batch comparison circuit 12 and the batch write batch comparison control circuit 14 in FIG. In the same figure, the batch write batch comparison control circuit 14 sequentially changes the output information of the defect relief period identification circuit 20 to set all "0" of MSCAH as a test pattern.
Pattern, MSCAN all “1” pattern, CHE
CKERBOARD (7) rOJ Butter 7 and CH
This shows a configuration in which "1" patterns of ECKERBOARD are sequentially output. Also, NAND circuit of logic description, N
The OR circuit and the inverter circuit are composed of, for example, a CMO8.

第2図において、27.28は試験パターン書込み線で
、プリチャージ期間を除き相補電圧レベルが印加される
。29は試験パターン書込み制御線で、試験パターン書
込み時のみrHJレベルが印加される。Q1〜QIOは
トランジスタ、30はタイミング調整用遅延回路、31
.31’は一括書込一括比較回路12の出力ノードであ
る。情報a、b、cは後述する欠陥救済期間識別回路2
0内のカウンタの出力情報で、情報aは最下位アドレス
情報である。情報dはアドレスカウンタ17の最下位ア
ドレス情報、RASはメモリ集積回路の基本タロツクの
ひとつで、プリチャージクロックの役割を果たす。φ、
Aはセンス回路駆動クロック、φ3A′は2段分の遅延
回路30を介したセンス回路駆動クロックで、試験パタ
ーン書込み制御線29の立ち上がりのタイミングを規定
する。
In FIG. 2, 27 and 28 are test pattern write lines to which complementary voltage levels are applied except during the precharge period. Reference numeral 29 denotes a test pattern write control line, to which the rHJ level is applied only when writing a test pattern. Q1 to QIO are transistors, 30 is a delay circuit for timing adjustment, 31
.. 31' is an output node of the batch write batch comparison circuit 12. Information a, b, and c are provided by the defect relief period identification circuit 2, which will be described later.
In the output information of the counter within 0, information a is the lowest address information. Information d is the lowest address information of the address counter 17, and RAS is one of the basic clocks of a memory integrated circuit and plays the role of a precharge clock. φ,
A is a sense circuit drive clock, and φ3A' is a sense circuit drive clock via a two-stage delay circuit 30, which defines the rising timing of the test pattern write control line 29.

VCCは電源電圧である。VCC is a power supply voltage.

第3図は、欠陥救済期間識別回路20内のカウンタの出
力レベルと前記試験パターンの書込みおよび続出しモー
ドの対応関係を例示したものである。第3図において、
32aと32bはMS CANのオール「0」書込みと
読出しのモードを示し、33aと33bはMSCANの
「1」書込みと読出しのモード、34aと34bはCH
ECKERBOARDの「0」書込みと読出しのモード
、35aと35bはCHECKERBOARDの「1」
書込みと読出しのモードを示す。欠陥救済期間識別回路
20内のカウンタは、アドレスカウンタ17の最終カウ
ントを検出して得られるアドレス比較回路19の出力情
報によりカウントアツプを開始する。なお、第3図にお
いて第2図と同一部分又は相当部分には同一符号が付し
である。最下位アドレス情報aは、トランジスタQ5〜
Q8  (第2図)のオン・オフにより、書込みモード
と読出しモードの切替えを行ない、情報す、cは試験パ
ターンモードの切替えを行なう。またAND回路36の
出力情報eは欠陥救済期間終了情報で、a、b、cがす
べてrHJレベルならびにアドレス比較回路19の出力
が「H」レベルの場合に「H」レベルとなる。
FIG. 3 exemplifies the correspondence between the output level of the counter in the defect relief period identification circuit 20 and the test pattern write and continuous output modes. In Figure 3,
32a and 32b indicate all "0" write and read modes of MS CAN, 33a and 33b indicate all "1" write and read modes of MSCAN, and 34a and 34b indicate CH
ECKERBOARD “0” write and read mode, 35a and 35b are CHECKERBOOARD “1”
Indicates write and read modes. The counter in the defect relief period identification circuit 20 starts counting up based on the output information of the address comparison circuit 19 obtained by detecting the final count of the address counter 17. In FIG. 3, the same or equivalent parts as in FIG. 2 are given the same reference numerals. The lowest address information a is the transistor Q5~
By turning on and off Q8 (FIG. 2), the write mode and read mode are switched, and the information items S and C switch the test pattern mode. Further, the output information e of the AND circuit 36 is the defect relief period end information, and becomes the "H" level when all of a, b, and c are at the rHJ level and the output of the address comparison circuit 19 is at the "H" level.

第4図は第2図に示す回路のタイミング図である。第4
図(alのφ、8はパルス信号発生回路16 (第1図
)の出力情報を示し、第4図のφ2゜は電源投入後に欠
陥救済期間識別回路20から発生するクロック、第4図
(C1のRASはプリチャージクロック、第4図(dl
のdはアドレスカウンタ17の最下位アドレス情報、第
4図(elのa、b、cは欠陥救済期間識別回路20内
のカウンタの出力情報、第4図(flのφ、Aはセンス
回路駆動クロック、第4図(g)のφSA′は2段分の
遅延回路30を介したセンス回路駆動クロック、第4図
(h)は試験パターン書込み線27.28上の信号、第
4図(1)は試験パターン書込み制御線29上の信号、
第4図(J)は出力ノード31,31’(第2図参照)
上の信号を示す。
FIG. 4 is a timing diagram of the circuit shown in FIG. 2. Fourth
φ, 8 in the figure (al) indicates the output information of the pulse signal generation circuit 16 (FIG. 1), and φ2° in FIG. RAS is the precharge clock, Figure 4 (dl
d is the lowest address information of the address counter 17, FIG. The clock, φSA' in FIG. 4(g) is the sense circuit driving clock via the two-stage delay circuit 30, and FIG. 4(h) is the signal on the test pattern write line 27,28, ) is the signal on the test pattern write control line 29,
Figure 4 (J) is the output node 31, 31' (see Figure 2)
The signal above is shown.

次に第2図における一括書込一括比較回路12および一
括書込一括比較制御回路140回路動作を第3図、第4
図を参照して説明する。まず電源投入後にクロックφT
M (第4図(a)参照)の立ち上がりにより、欠陥数
済期間識別回路20から発生するクロックφ2゜(第4
図(bl参照)によりトランジスタQ1〜Q4がオンに
なり、試験パターン書込み線27.28が「L」レベル
に初期設定され(第4図fh)参照)、また試験パター
ン書込み制御線29はrLJレベルに初期設定される(
第4図(i)参照)。続いてRASが「L」レベルにな
り、トランジスタQ1〜Q4をオフにし、アクティブ期
間となり、アドレスカウンタ17の最下位アドレス情報
d(第4図fd)参照)がまず「L」レベルに設定され
る。最下位アドレス情報dはワード線5.5′の選択に
応じてrHJ、rLJに切り替わる。また欠陥救済期間
識別回路20内のカウンタ出力情報a、  b、  c
 (第4図(e)参照)も第3図で示すようにすべてr
LJレベルに設定される。
Next, the circuit operations of the batch write batch comparison circuit 12 and batch write batch comparison control circuit 140 in FIG. 2 are explained in FIGS. 3 and 4.
This will be explained with reference to the figures. First, after turning on the power, the clock φT
At the rising edge of M (see FIG. 4(a)), the clock φ2° (fourth
As shown in the figure (see bl), transistors Q1 to Q4 are turned on, test pattern write lines 27 and 28 are initialized to "L" level (see figure 4 fh)), and test pattern write control line 29 is set to rLJ level. is initialized to (
(See Figure 4(i)). Subsequently, RAS goes to the "L" level, turns off the transistors Q1 to Q4, and enters an active period, and the lowest address information d (see FIG. 4 fd) of the address counter 17 is first set to the "L" level. . The lowest address information d is switched between rHJ and rLJ according to the selection of word line 5.5'. Further, counter output information a, b, c in the defect relief period identification circuit 20
(See Figure 4(e)) are all r as shown in Figure 3.
It is set to LJ level.

その後発生するクロックφSA (第4図(fl参照)
が遅延回路30を介したタイミングでトランジスタQ9
.QIOをオンにし、試験パターン書込み線27をrL
Jレベル、試験パターン書込みvA28をrHJレベル
に設定する(第4図fh)参照)。次にクロックφ、A
が遅延回路30を2段分介したタイミングで試験パター
ン書込み制御線29を「H」レベルに立ち上げる。この
時点で例えば選択ワード線5がrHJレベルを保持して
いるため、このワード線上の全メモリセルにrLJレベ
ルの情報が一括して書き込まれる。RASを「H」レベ
ルとすることによって、試験パターン書込み線27.2
8および試験パターン書込み制御線29はrLJレベル
になり、選択ワード線5に対する一括の書込み動作が終
了し、次に試験パターン書込みvA27.28および試
験パターン書込み制御線29の初期設定がクロックTτ
3が「H」レベルになることにより行なわれる。
Clock φSA generated after that (see Fig. 4 (fl))
transistor Q9 at the timing via the delay circuit 30.
.. Turn on QIO and connect test pattern write line 27 to rL.
J level, test pattern writing vA28 is set to rHJ level (see FIG. 4 fh)). Next, clock φ, A
The test pattern write control line 29 is raised to the "H" level at the timing when the signal has passed through the delay circuit 30 by two stages. At this point, for example, the selected word line 5 holds the rHJ level, so information at the rLJ level is written into all memory cells on this word line at once. By setting RAS to "H" level, the test pattern write line 27.2
8 and the test pattern write control line 29 go to the rLJ level, the batch write operation for the selected word line 5 is completed, and then the test pattern write vA27, 28 and the test pattern write control line 29 are initialized by the clock Tτ.
This is done when signal No. 3 becomes "H" level.

引き続いて、アドレスカウンタ17の最下位アドレス情
報d(第4図(d)参照)がrHJレベルに設定される
。アドレス、カウンタ17により順次ワード線が選択さ
れる。またアドレス比較回路19による起動がかからな
いため、欠陥救済期間識別回路20内のカウンタ出力情
%a、b、cは「L」レベルを維持する。その後に発生
するクロックφ5.が遅延回路30を介したタイミング
で試験パターン書込み線27をrHJレベル、試験パタ
ーン書込み線28をrLJレベルに設定する。次にクロ
ックφ8.が遅延回路30を2段分介したタイミングで
試験パターン書込み制御線29をrHJレベルに立ち上
げる。この時点で、前記(選択ワード線5についての記
述)からデコーダ(図示せず)の内容を1ビツトシフト
した隣接の選択ワード線5′がrHJレベルを保持して
いるため、このワード線上の全メモリセルに「L」レベ
ルの情報が一括して書き込まれる。以上のシーケンスに
より選択ワード線5“に対する一連の書込み動作が終了
する。
Subsequently, the lowest address information d (see FIG. 4(d)) of the address counter 17 is set to the rHJ level. Word lines are sequentially selected by the address and counter 17. Further, since the address comparison circuit 19 is not activated, the counter output information %a, b, c in the defect relief period identification circuit 20 maintains the "L" level. Clock φ5 generated after that. The test pattern write line 27 is set to the rHJ level and the test pattern write line 28 is set to the rLJ level at the timing via the delay circuit 30. Next, clock φ8. The test pattern write control line 29 is raised to the rHJ level at the timing when the signal has passed through the delay circuit 30 by two stages. At this point, since the adjacent selected word line 5', which has the contents of the decoder (not shown) shifted by one bit from the above (description of the selected word line 5), is holding the rHJ level, all the memories on this word line are "L" level information is written into the cells all at once. The above sequence completes a series of write operations for the selected word line 5''.

このようにして、メモリセルアレイl内の全ワード線を
順次選択してrLJレベルの情報を全メモリセルに書き
込むことにより、MSCANのオール「0」パターンの
一括書込みが行なえる。
In this way, by sequentially selecting all the word lines in the memory cell array l and writing rLJ level information into all the memory cells, it is possible to write all "0" patterns of MSCAN at once.

次に、以上の一括書込み動作においてアドレス比較回路
19がアドレスカウンタ17の最終カウントを検出した
場合、その検出情報を受けて欠陥救済期間識別回路20
内のカウンタは、出力情報aが1ピントカウンタアンプ
して第3図で示すMSCANのオールrOJパターンの
読出しモードを示す。引き続きRASがrLJレベルに
なることによる初期設定等は前記と同様に行なわれる。
Next, when the address comparison circuit 19 detects the final count of the address counter 17 in the above batch write operation, the defect relief period identification circuit 20 receives the detection information.
The counter shown in FIG. 3 indicates the read mode of the all rOJ pattern of MSCAN shown in FIG. 3 when the output information a is amplified by a 1-pin counter. Initial settings and the like when RAS subsequently reaches the rLJ level are performed in the same manner as described above.

次にアクティブ期間となり、アドレスカウンタ17に従
って前記と同様にワード線5が選択される。このワード
線5上の全メモリセル情報は通常の読出し動作によりセ
ンス回路列1)で増幅される。その後クロックφ、Aが
遅延回路30を介したタイミング、つまり各ビット線対
の電圧レベルが確定したタイミングで、前記書込み時と
同様に試験パターン書込み線27をrLJレベル、試験
パターン書込み線28をrHJレベルに設定する。
Next, during the active period, the word line 5 is selected according to the address counter 17 in the same manner as described above. All memory cell information on this word line 5 is amplified by the sense circuit array 1) by a normal read operation. Thereafter, at the timing when the clocks φ and A pass through the delay circuit 30, that is, at the timing when the voltage level of each bit line pair is determined, the test pattern write line 27 is set to the rLJ level and the test pattern write line 28 is set to the rHJ level, as in the writing process. Set to level.

これらの電圧レベルが一括比較動作時の期待値情報を出
力ノード31,31’に与える。一方、欠陥救済期間識
別回路20内のカウンタ出力情報aが「H」レベルに設
定されているため、試験パターン書込み制御線29は「
L」レベルに保持される。従って、前記各ビット線に現
れたメモリセルの読出し情報と前記期待値情報との一括
比較動作が一括書込一括比較回路12内で行なわれる。
These voltage levels provide expected value information during the batch comparison operation to the output nodes 31, 31'. On the other hand, since the counter output information a in the defect relief period identification circuit 20 is set to the "H" level, the test pattern write control line 29 is set to "H" level.
It is held at "L" level. Therefore, a batch comparison operation between the read information of the memory cells appearing on each bit line and the expected value information is performed in the batch write batch comparison circuit 12.

その結果、両者の情報が一致の場合に一括書込一括比較
回路12の出力ノード31,31”がrLJレベルとな
り、不一致の場合に一括書込一括比較回路12の出力ノ
ード31.31’がrHJレベルとなり、検出回路13
を起動させる。
As a result, when the two pieces of information match, the output nodes 31 and 31'' of the batch write batch comparison circuit 12 become rLJ level, and when they do not match, the output nodes 31 and 31' of the batch write batch comparison circuit 12 become rHJ. level, and the detection circuit 13
Activate.

このようにして、メモリセルアレイ1内の全ワード線を
順次選択して、MSCANのオール「0」パターンに関
するメモリセルの読出し情報と期待値情報との一括比較
がワード線対応で行なわれる。
In this way, all the word lines in the memory cell array 1 are sequentially selected, and the read information of the memory cells and the expected value information regarding the all "0" pattern of MSCAN are collectively compared for each word line.

次にアドレスカウンタ17により順次ワード綿が選択さ
れた後に再びアドレス比較回路19がアドレスカウンタ
17の最終カウントを検出した場合、その検出情報を受
けて欠陥救済期間識別回路20内のカウンタはカウント
アツプして第3図で示すMSCANのオール「1」パタ
ーンの書込みモードを示す。以下同様のシーケンスが繰
り返され、MSCANのオール「1」パターン、CHE
CKERBOARDの「0」パターンおよびCHECK
ERBOARDの「1」パターンに対する一括書込み、
一括比較が行なわれる。最終的に欠陥救済期間識別回路
20内のカウンタ出力情報a、b、cがすべてrHJレ
ベルとなり、さらにアドレス比較回路19の出力情報が
rHJレベルになった時点で欠陥救済期間終了情報が発
生して一連の欠陥救済動作を終了させる。
Next, when the address comparison circuit 19 detects the final count of the address counter 17 again after the address counter 17 has sequentially selected word lines, the counter in the defect relief period identification circuit 20 counts up in response to the detection information. 3 shows the all "1" pattern write mode of MSCAN shown in FIG. Thereafter, the same sequence is repeated, MSCAN's all "1" pattern, CHE
CKERBOARD “0” pattern and CHECK
Batch writing to ERBOARD “1” pattern,
A batch comparison is performed. Finally, when the counter output information a, b, and c in the defect relief period identification circuit 20 all reach the rHJ level, and the output information of the address comparison circuit 19 reaches the rHJ level, defect relief period end information is generated. A series of defect relief operations is completed.

第5図は第1図における検出回路13および検出論理出
力回路15の構成例を論理記述したもので、SEC機能
を有したECC回路が本メモリ集積回路に搭載された場
合の回路構成を示している。
FIG. 5 is a logical description of the configuration example of the detection circuit 13 and the detection logic output circuit 15 in FIG. There is.

第5図では、1ワード線上の全メモリセルを2つのサブ
グループに分け、このサブグループをECC回路による
誤り訂正単位グループに対応させている。図中、一括書
込一括比較回路12内の12A、12Bが各々このサブ
グループを構成する。
In FIG. 5, all memory cells on one word line are divided into two subgroups, and these subgroups are made to correspond to error correction unit groups by the ECC circuit. In the figure, 12A and 12B in the batch write batch comparison circuit 12 each constitute this subgroup.

12A、12Bの各1個がビット線1本に対応する。図
中では、12A、12Bが各々3個の例を示しているが
、実際は1ワード線上のメモリセル256X7個、予備
メモリセル33×7個を12A〜12Gの7サブグルー
プとし、1サブグループに289本のビット線を対応さ
せている。サブグループ数からEXOR回路およびNO
R回路への入力は奇数となる。また37は前記ECC救
済不可能欠陥の情報に関する出力ノードで「H」レベル
のとき救済不可能であり、38は前記ECC救済可能欠
陥の情報に関する出力ノードでrHJレベルのとき救済
可能であり、39は全ビット良の情報に関する出力ノー
ドでrHJレベルのとき全ビット良であり、40は前記
ECC救済可能欠陥又は全ビット良の情報に関する出力
ノードで「H」レベルのときECC救済可能又は全ビッ
ト良である。ここでECC救済不可能欠陥とは、前記誤
り訂正単位グループ内に存在する偶数ビット不良を意味
している。これは、前記誤り訂正単位グループ内の各メ
モリセルつまり第5図中の12A、12Bを図示のよう
に分散配置させることで、これらグループ内に生ずる2
ビット以上の欠陥が1ビツト欠陥に比べて確率的に無視
できるほど少なくなるためである。また3ビット以上の
不良が生じる確率も非常に少ない。なお第5図において
    −第1図、第2図と同一部分又は相当部分には
同一符号が付しである。第5図のアドレスカウンタ制御
回路18は、全ビット良かECC救済可能のときに次の
ワードをテストするよう指示するための回路であり、登
録制御回路24はECC救済不可能のときに冗長回路に
よる欠陥救済を指示するための回路である。ECC回路
がないときは、ノード39を登録制御回路24に接続す
れば、冗長回路による欠陥救済を指示できる。なお、サ
ブグループからのNOR出力はサブグループ内に1個以
上の欠陥が有るか否かを示し、サブグループからのEX
OR出力はサブグループ内の欠陥が奇数個有るか偶数個
(Oを含む)有るかを示す。
Each of 12A and 12B corresponds to one bit line. In the figure, 12A and 12B are three each, but in reality, 256 x 7 memory cells and 33 x 7 spare memory cells on one word line are made into 7 subgroups 12A to 12G, and one subgroup is It corresponds to 289 bit lines. EXOR circuit and NO from the number of subgroups
The inputs to the R circuit will be odd numbers. Further, 37 is an output node related to the information on the ECC irreparable defect, which is unrepairable when the level is "H", 38 is an output node related to the information on the ECC reparable defect, which is reparable when the level is rHJ, and 39 is an output node related to information that all bits are good when it is at rHJ level, and 40 is an output node related to information that the ECC can be repaired or all bits are good when it is at the "H" level. It is. Here, the ECC unrecoverable defect means an even-numbered bit defect existing within the error correction unit group. This is achieved by distributing the memory cells in the error correction unit group, that is, 12A and 12B in FIG. 5, as shown in the figure.
This is because the probability of defects of bits or more is negligible compared to 1-bit defects. Also, the probability that defects of 3 or more bits will occur is very low. In FIG. 5, parts that are the same as or equivalent to those in FIGS. 1 and 2 are given the same reference numerals. The address counter control circuit 18 in FIG. 5 is a circuit for instructing to test the next word when all bits are good or ECC relief is possible, and the registration control circuit 24 is a redundant circuit when ECC relief is not possible. This is a circuit for instructing defect relief by. When there is no ECC circuit, by connecting the node 39 to the registration control circuit 24, it is possible to instruct defect relief using the redundant circuit. Note that the NOR output from the subgroup indicates whether there is one or more defects in the subgroup, and the EX
The OR output indicates whether there is an odd number or an even number (including O) of defects within the subgroup.

次に第5図を参照して、本実施例における検出回路13
および検出論理出力回路15の動作を、(a)全ビット
良の場合、 (b) E CC救済可能欠陥が存在する場合、(C)
 E CC救済不可能欠陥が存在する場合、に分けて説
明する。なお、一括書込一括比較回路12内の12A、
12Bは、前記第2図における回路動作説明で述べたよ
うに、対象とするメモリセルが欠陥の場合にrHJレベ
ル出力となるように設定する。
Next, with reference to FIG. 5, the detection circuit 13 in this embodiment
And the operation of the detection logic output circuit 15 is as follows: (a) when all bits are good, (b) when there is an E CC remediable defect, (C)
The case where an ECC irreparable defect exists will be explained separately. Note that 12A in the batch write batch comparison circuit 12,
As described in the explanation of the circuit operation in FIG. 2, the circuit 12B is set to output the rHJ level when the target memory cell is defective.

(al全ビット の16合 一括書込一括比較回路12内のすべての12Aおよびす
べての12Bの出力がrLJレベルとなり、出力ノード
37をrLJレベル、出力ノード38.39および40
をすべてrHJレベルとする。その結果、選択ワード線
上の全メモリセルが良ビットで、ECC回路による欠陥
救済が可能であることがわかる。
(All 12A and all 12B outputs in the batch comparison circuit 12 are at the rLJ level, the output node 37 is at the rLJ level, and the output nodes 38, 39 and 40 are at the rLJ level.)
are all rHJ levels. As a result, it can be seen that all the memory cells on the selected word line have good bits and that defects can be repaired by the ECC circuit.

(b)ECC:iI可評  が 上する1人例えば一括
書込一括比較回路12内の唯一の12Aおよび12Bの
出力がrHJレベルとなった場合、出力ノード37,3
9がrLJレベル、出力ノード38,40がrHJレベ
ルとなるが、出力ノード39がrLJレベルであること
により判定できる。その結果、選択ワード線上の全メモ
リセル中に1つの12Aあるいは1つの12Bにのみ欠
陥が存在するが、これらの欠陥はECC回路による欠陥
救済が可能であることがわかる。
(b) ECC: For example, if the outputs of only 12A and 12B in the batch write batch comparison circuit 12 become rHJ level, output nodes 37, 3
9 is at the rLJ level, and output nodes 38 and 40 are at the rHJ level, which can be determined by the fact that the output node 39 is at the rLJ level. As a result, it can be seen that although there is a defect in only one 12A or one 12B among all the memory cells on the selected word line, these defects can be repaired by the ECC circuit.

(C)ECC゛  可1  が 上する1)人例えば一
括書込一括比較回路12内の2つの12Aおよび12B
の出力がrHJレベルとなった場合、出力ノード38,
39および40がすべてrLJレベル、出力ノード37
が「H」レベルとなる。その結果、選択ワード線上の全
メモリセル中に2つの12Aおよび12Bに欠陥が存在
し、かつ前記誤り訂正単位グループ内に偶数ビット不良
が存在していることがわかる。
(C) For example, two 12A and 12B in the batch write batch comparison circuit 12
When the output of node 38 becomes rHJ level, output node 38,
39 and 40 are all rLJ level, output node 37
becomes "H" level. As a result, it can be seen that there are defects in two 12A and 12B among all the memory cells on the selected word line, and that an even-numbered bit defect exists in the error correction unit group.

第6図は第1図における欠陥アドレス登録回路23.2
3”、登録制御回路24(図中番号なし)および予備ロ
ウデコーダ25.25°の構成例を示したものである。
Figure 6 shows the defective address registration circuit 23.2 in Figure 1.
3'', a configuration example of the registration control circuit 24 (no number in the figure) and the spare row decoder 25.25°.

図中、インバータおよびAND回路は論理記述したもの
を用いている。第6図において、41はアドレスバッフ
ァ22の出力情報線群で、合計2i(iは整数)本ある
。42゜42’、43.43’、44.44’はトラン
スファゲート、45.46はタイミング調整用遅延回路
、47.47’は欠陥アドレス登録識別回路で、関連す
る予備ロウデコーダ25.25’が使用済か否かの情報
を登録する。48.48”は欠陥アドレス登録識別回路
47,47“の出力ノード、49は欠陥アドレス登録終
了識別線、50(1)、  50(il、  50(1
)’ 、  50(i) ’は欠陥アドレス登録回路2
3.23’の出力ノード、51.51’はトランスフア
ゲ−)43.43’を制御するAND回路、52.52
’は予備ロウデコーダ25.25′の出力ノード、φ、
はプリチャージクロックである。また第6図において、
登録制御回路24は欠陥アドレス登録回路23.23’
内に属しており、トランスファゲート42.42’、4
3.43’、44.44’およびAND回路51.51
°を構成要素とする。なお第6図において第1図〜第3
図、第5図と同一部分又は相当部分には同一符号が付し
である。
In the figure, the inverter and AND circuit are logically described. In FIG. 6, 41 is a group of output information lines of the address buffer 22, and there are a total of 2i (i is an integer) lines. 42° 42', 43.43', 44.44' are transfer gates, 45.46 is a delay circuit for timing adjustment, 47.47' is a defective address registration identification circuit, and the associated spare row decoder 25.25' is Register information on whether it is used or not. 48.48'' is the output node of the defective address registration identification circuit 47, 47'', 49 is the defective address registration end identification line, 50(1), 50(il, 50(1)
)', 50(i) ' is defective address registration circuit 2
3.23' output node, 51.51' is a transfer gate) 43.43' and an AND circuit that controls it, 52.52
' is the output node of the spare row decoder 25.25', φ,
is the precharge clock. Also, in Figure 6,
The registration control circuit 24 is a defective address registration circuit 23.23'
belongs to the transfer gate 42, 42', 4
3.43', 44.44' and AND circuit 51.51
Let ° be a component. In addition, in Figure 6, Figures 1 to 3
The same reference numerals are given to the same or corresponding parts as in FIG.

次に、第6図を参照して、本実施例における欠陥アドレ
ス登録回路23,23°および予備ロウデコーダ25,
25°の動作を説明する。まず、電源投入時に発生する
パルス信号φT14により、欠陥アドレス登録識別回路
47.47’の出力ノード48,4B’はrHJレベル
となる。また、電源投入後の試験パターン書込み時、欠
陥救済期間識別回路20内のカウンタ出力情報aにより
、トランスファゲート42.42’はオフ状態にある。
Next, with reference to FIG. 6, defective address registration circuits 23, 23° and spare row decoders 25,
The operation at 25° will be explained. First, the output nodes 48 and 4B' of the defective address registration and identification circuits 47 and 47' go to the rHJ level due to the pulse signal φT14 generated when the power is turned on. Furthermore, when the test pattern is written after the power is turned on, the transfer gates 42 and 42' are in an off state according to the counter output information a in the defect relief period identification circuit 20.

さらにプリチャージクロックφ、の印加で予備ロウデコ
ーダ25.25’の出力ノード52.52’はrHJレ
ベルとなる。従って、試験パターン書込み時には、欠陥
アドレス登録回路23.23’へのアドレス登録動作な
らびに予備ロウデコーダ25.25“の欠陥アドレス識
別動作は行なわれない。
Furthermore, upon application of the precharge clock φ, the output node 52.52' of the spare row decoder 25.25' becomes rHJ level. Therefore, when writing the test pattern, the address registration operation in the defective address registration circuit 23, 23' and the defective address identification operation of the spare row decoder 25, 25'' are not performed.

次に、メモリ集積回路が読出しおよび比較動作になると
、カウンタ出力情報aがrHJレベルとなり、トランス
ファゲート42.42“をオン状態に変える。ここで、
比較動作の結果、検出論理出力回路15の出力ノード3
7が「H」レベルとなってECC救済不可能欠陥の情報
が得られ、かつ欠陥アドレス登録回路23,23°共に
アドレス未登録状態である場合、AND回路51の出力
ノードが「H」レベルとなり、トランスファゲート43
をオン状態に変える。従って、アドレスバッファ22の
出力情報線群41から欠陥アドレスに相当した情報がト
ランスフアゲ−)42.43を介して図中のCMO3形
式のフリップフロップに登録される。また出力ノード3
7のrHJレベル情報が遅延回路45を介して欠陥アド
レス登録識別回路47に伝達される。その結果、欠陥ア
ドレス登録回路23に対するアドレス登録終了後、欠陥
アドレス登録識別回路47の出力ノード48がrHJレ
ベルからrLJレベルに変化してトランスファゲート4
3をオフ状態にする。従って、この時点でアドレスバッ
ファ22の出力情報が変化しても、欠陥アドレス登録回
路23に登録された情報は保持される。また出力ノード
48の「L」レベル情報がインバータ、遅延回路46を
介して欠陥アドレス登録回路23°内のAND回路51
”に伝達されるが、この時点で出力ノード37はすでに
rHJレベルからrLJレベルに変化している。その結
果、AND回路51′の出力ノードはrLJレベルを保
持してトランスファゲート43′をオンさせない。従っ
て、欠陥アドレス登録回路23.23°へのアドレス同
時登録は行なわれない。
Next, when the memory integrated circuit starts reading and comparing operations, the counter output information a becomes rHJ level, turning the transfer gates 42 and 42'' on.Here,
As a result of the comparison operation, the output node 3 of the detection logic output circuit 15
7 becomes "H" level and information of an ECC unrepairable defect is obtained, and both the defective address registration circuits 23 and 23° are in an address unregistered state, the output node of the AND circuit 51 becomes "H" level. , transfer gate 43
to the on state. Therefore, information corresponding to the defective address from the output information line group 41 of the address buffer 22 is registered in the CMO3 type flip-flop shown in the figure via transfer gates 42 and 43. Also output node 3
The rHJ level information of 7 is transmitted to the defective address registration identification circuit 47 via the delay circuit 45. As a result, after the address registration in the defective address registration circuit 23 is completed, the output node 48 of the defective address registration identification circuit 47 changes from the rHJ level to the rLJ level, and the transfer gate 4
3 is turned off. Therefore, even if the output information of the address buffer 22 changes at this point, the information registered in the defective address registration circuit 23 is retained. In addition, "L" level information of the output node 48 is passed through the inverter and the delay circuit 46 to the AND circuit 51 in the defective address registration circuit 23°.
However, at this point, the output node 37 has already changed from the rHJ level to the rLJ level.As a result, the output node of the AND circuit 51' maintains the rLJ level and does not turn on the transfer gate 43'. Therefore, addresses are not simultaneously registered in the defective address registration circuits 23 and 23°.

次に、比較動作の結果、ECC救済不可能欠陥の情報が
得られ、かつ欠陥アドレス登録回路23がアドレス登録
済である場合、出力ノード48がrLJレベルを保持し
、トランスファゲート43をオフ状態に保つ。従って、
欠陥アドレス登録回路23へのアドレス登録は行なわれ
ない。一方、AND回路51′は出力ノード37のrH
Jレベル情報を受けてトランスファゲート43′をオン
させる。また前記と同様に、欠陥アドレス登録回路23
°に対するアドレス登録終了後、欠陥アドレス登録識別
回路47′の出力ノード48°が「H」レベルからrL
Jレベルに変化して、トランスファゲート43“をオフ
状態にする。従って、この時点でアドレスバッファ22
の出力情報が変化しても、欠陥アドレス登録回路23°
に登録された情報は保持される。また、欠陥アドレス登
録終了識別線49は、出力ノード48又は48°の電圧
レベル変化をアドレスカウンタ制御回路18に伝達する
Next, as a result of the comparison operation, if information on an ECC unrepairable defect is obtained and the address has been registered in the defect address registration circuit 23, the output node 48 holds the rLJ level and the transfer gate 43 is turned off. keep. Therefore,
Address registration in the defective address registration circuit 23 is not performed. On the other hand, the AND circuit 51' outputs rH of the output node 37.
Upon receiving the J level information, the transfer gate 43' is turned on. Also, similar to the above, the defective address registration circuit 23
After the address registration for ° is completed, the output node 48° of the defective address registration identification circuit 47' changes from the "H" level to rL.
J level and turns off the transfer gate 43''. Therefore, at this point, the address buffer 22
Even if the output information of
Information registered in will be retained. Further, the defective address registration end identification line 49 transmits the voltage level change of the output node 48 or 48° to the address counter control circuit 18.

なお、前記比較動作の結果、ECC救済可能欠陥又は全
ピット良の情報が得られた場合は出力ノード37がrL
Jレベルにあり、トランスフアゲ−)43.43′、4
4.44’をすべてオフ状態に保つ。従って、欠陥アド
レス登録回路23゜23“へのアドレス登録は行なわれ
ない。また、予備ロウデコーダ25又は25′は、読出
し動作において欠陥アドレス登録回路23又は23°に
登録済のアドレス情報とアドレスバッファ22の出力情
報とが一致した場合、出力ノード50(1)゜5(Hl
)又は50(1)’ 、  50(i) ’のすべてが
rLJレヘルを保持し、出力ノード52又は52゛が「
H」レベルとなる。一方、両者が一致しない場合には、
出力ノード50 fl)、  50 (il又は50(
1)“。
Note that if the comparison operation results in information that the ECC is repairable defect or all pits are good, the output node 37 becomes rL.
J level, transfer game) 43.43', 4
4. Keep all 44' off. Therefore, no address is registered in the defective address registration circuit 23 or 23''. Also, in the read operation, the spare row decoder 25 or 25' stores the address information already registered in the defective address registration circuit 23 or 23 and the address buffer. If the output information of 22 matches, the output node 50(1)゜5(Hl
) or 50(1)', 50(i)' all hold the rLJ level, and the output node 52 or 52' is '
The result will be “H” level. On the other hand, if the two do not match,
Output node 50 fl), 50 (il or 50 (
1) “.

50 (1)“のいずれかがrHJレベルとなり、出力
ノード52又は52′をrLJレベルにする。従って、
これら出力ノード52又は52′の電圧確定レベルを検
出することにより、選択ワード線ニECC救済不可能欠
陥が存在するか否かの情報を得ることができる。ECC
救済不可能な場合は、予備ロウデコーダの出力情報によ
り冗長回路への切替えが行なわれる。なお、予備ロウデ
コーダ25.25“は第6図で示すNOR形式の構成に
限定されないことは明らかで、NAND形式を採っても
よい。
50 (1)" becomes the rHJ level, making the output node 52 or 52' the rLJ level. Therefore,
By detecting the determined voltage level of these output nodes 52 or 52', it is possible to obtain information as to whether or not an unrepairable ECC defect exists on the selected word line. E.C.C.
If repair is not possible, switching to a redundant circuit is performed based on the output information of the spare row decoder. It is clear that the spare row decoders 25, 25'' are not limited to the NOR type configuration shown in FIG. 6, but may also adopt a NAND type configuration.

第7図は第1図における欠陥救済期間識別回路20の構
成例を主として論理記述で示したものである。図中、5
3はカウンタで、第3図においてすでに概要を述べたも
のである。54は欠陥救済期間識別線である。第7図に
おいて第1図〜第3図、第5図、第6図と同一部分又は
相当部分には同一符号が付しである。
FIG. 7 shows an example of the configuration of the defect relief period identification circuit 20 shown in FIG. 1 mainly in logical description. In the figure, 5
3 is a counter, which has already been outlined in FIG. 54 is a defect relief period identification line. In FIG. 7, the same or equivalent parts as in FIGS. 1 to 3, 5, and 6 are given the same reference numerals.

第7図において、CMO3形式のフリップフロップは電
源投入時に発生するクロックφ丁MによりrHJレベル
の情報をラッチし、出力する回路である。また欠陥救済
期間識別線54には、このランチ回路出力がrHJレベ
ルとなってから欠陥救済期間終了情報eがrHJレベル
になる間、「H」レベルの欠陥救済信号が発生する。欠
陥救済期間識別回路20の出力情報による図中の各種回
路の制御は前記した通りである。
In FIG. 7, a CMO3 type flip-flop is a circuit that latches and outputs rHJ level information using a clock φdM generated when the power is turned on. Further, a defect relief signal of "H" level is generated on the defect relief period identification line 54 from when the output of the launch circuit becomes rHJ level until the defect relief period end information e becomes rHJ level. The various circuits shown in the figure are controlled by the output information of the defect relief period identification circuit 20 as described above.

なお、本発明の第1の実施例は第1図に示す全体構成に
は限定されず、種々の変形が考えられる。
Note that the first embodiment of the present invention is not limited to the overall configuration shown in FIG. 1, and various modifications are possible.

例えばECC救済不可能欠陥を含むワード線が多数存在
する場合に、欠陥救済不可能信号を外部端子経由で出力
する機能を上記全体構成に付加してもよい。この機能は
例えば第1図、第5図、第6図における検出論理出力回
路15の出力ノード37の情報と欠陥アドレス登録識別
回路47.47゜の出力情報とのAND処理結果を外部
端子に導くことで実現できる。
For example, when there are a large number of word lines containing defects that cannot be repaired by ECC, a function for outputting a signal that cannot be repaired using the ECC via an external terminal may be added to the above-mentioned overall configuration. This function, for example, directs the AND processing result of the information of the output node 37 of the detection logic output circuit 15 and the output information of the defective address registration identification circuit 47.47° in FIGS. 1, 5, and 6 to an external terminal. This can be achieved by

また第1図に示す全体構成では、予備メモリセルが無欠
陥である状態を仮定し、本体メモリセルに対する欠陥救
済のみを行なった。しかし、これ予備メモリセルの欠陥
も考慮し、予備ワード線をワード線と同等にスキャンし
て欠陥救済する構成も考えられる。この場合、予備ワー
ド線も含めた順次スキャンを行なうために、アドレスカ
ウンタ17の出力ビツト幅の変更、本体ロウデコーダ1
0および予備ロウデコーダ25.25’のデコード論理
の変更等を行なう。さらにECC救済不可能欠陥を含む
予備ワード線の識別を行なうために前記CMO3形式の
フリップフロップを予備ワード線対応に設け、このフリ
ップフロップの出力情報により予備ワード線の選択制御
を行なえばよい。
Further, in the overall configuration shown in FIG. 1, it is assumed that the spare memory cells are defect-free, and only defect relief for the main memory cells is performed. However, it is also conceivable to consider a defect in the spare memory cell and scan the spare word line in the same way as the word line to relieve the defect. In this case, in order to perform sequential scanning including spare word lines, the output bit width of the address counter 17 must be changed and the main body row decoder 1
0 and the decoding logic of the spare row decoders 25 and 25' are changed. Furthermore, in order to identify a spare word line containing a defect that cannot be repaired by ECC, a CMO3 type flip-flop may be provided corresponding to the spare word line, and the selection of the spare word line may be controlled based on the output information of this flip-flop.

また本発明の第1の実施例は、第1図におけるメモリセ
ルアレイ構成および予備ロウデコーダ25.25“と本
体ロウデコーダ機能停止回路26の関係には限定されな
い。従って、例えば複数個のメモリセルアレイで構成さ
れ、センス回路列がこの複数個のメモリセルアレイ対応
に設けられたメモリ集積回路も本発明の対象となる。こ
の場合、第1図における本体ロウデコーダ機能停止回路
26の駆動による欠陥救済のみならず、ワードドライバ
8又はセンス回路列1)の駆動制御による欠陥救済も可
能である。これらの欠陥救済では特に本体ロウデコーダ
機能停止回路26を設ける必要はなく、例えば予備ロウ
デコーダ25.25’の出力情報により欠陥に係るセン
ス回路列の駆動を禁止すればよい。
Further, the first embodiment of the present invention is not limited to the memory cell array configuration and the relationship between the spare row decoders 25, 25'' and the main row decoder function stop circuit 26 shown in FIG. The present invention also applies to a memory integrated circuit in which a sense circuit array is provided corresponding to a plurality of memory cell arrays. First, it is also possible to repair the defect by controlling the drive of the word driver 8 or the sense circuit array 1).For these defect remedies, it is not necessary to provide the main row decoder function stop circuit 26, and for example, the main row decoder function stop circuit 26 is not required. Driving of the sense circuit array related to the defect may be prohibited based on the output information.

第8図は本発明の第2の実施例の構成を論理記述したも
のである。第8図では、第1図における欠陥アドレス登
録回路23,23°、登録制御回路24および本体ロウ
デコーダ機能停止回路26に相当する部分のみを表わし
、一括書込一括比較回路12・検出回路13等の構成要
素は省略している。本実施例は、欠陥アドレス登録回路
23゜23′、登録制御回路24および本体ロウデコー
ダ機能停止回路26の機能をワード線対応に設けること
により、予備ロウデコーダ25.25’が不要となる点
が第1の実施例と異なる。
FIG. 8 is a logical description of the configuration of the second embodiment of the present invention. In FIG. 8, only the parts corresponding to the defective address registration circuits 23, 23°, the registration control circuit 24, and the main body row decoder function stop circuit 26 in FIG. Components are omitted. This embodiment has the advantage that the spare row decoders 25 and 25' are not required by providing the functions of the defective address registration circuit 23, 23', the registration control circuit 24, and the main body row decoder function stop circuit 26 for word lines. This is different from the first embodiment.

第8図は、メモリセルアレイの左端部、ワード線4本分
のみを示したもので、以後右側のワード線に対しては図
中の最も右側の構成が繰り返される。第8図において、
5(1)〜5(4)はワード線、10(1)〜10(4
)はワード線対応の本体ロウデコーダ、55は関連する
ワード線にECC救済不可能欠陥が存在する場合に出力
が反転するラッチ回路で、前記CMO3形式のフリップ
フロップ等で構成される。56はライン切替制御回路群
で、ラッチ回路55の出力情報、本体ロウデコーダ10
の出力情報および他のワード線対応のライン切替制御回
路の出力情報によりワード線又は予備ワード線の選択制
御を行なう。56(1)〜56 (31はワード線対応
のライン切替制御回路、5’N1)〜57(31,58
(1)〜58 (31,59(1)〜59 (31,6
0(2)、  60 (3)。
FIG. 8 shows only the left end portion of the memory cell array, which corresponds to four word lines, and thereafter, the rightmost configuration in the figure is repeated for the word lines on the right side. In Figure 8,
5(1) to 5(4) are word lines, 10(1) to 10(4)
) is a main body row decoder corresponding to a word line, and 55 is a latch circuit whose output is inverted when a defect that cannot be repaired by ECC exists in the related word line, and is composed of the above-mentioned CMO3 type flip-flop or the like. 56 is a line switching control circuit group, which includes the output information of the latch circuit 55 and the main body row decoder 10.
Selection control of a word line or a spare word line is performed based on the output information of the line switching control circuit and the output information of the line switching control circuit corresponding to other word lines. 56 (1) to 56 (31 is a line switching control circuit corresponding to the word line, 5'N1) to 57 (31, 58
(1)~58 (31,59(1)~59 (31,6
0 (2), 60 (3).

61(1)〜61 (31,62(1)〜62(31は
各々ライン切替制御回路56(1)〜56 (3)の出
力ノード、63゜64は予備ワード線選択制御線、65
はトランスファゲートで、試験パターン書込み時のみオ
ン状態となる。66 (31はライン切替制御回路56
 (3)の出力ノード、68は欠陥救済不可能検出回路
で、図中の2本の予備ワード線6,6°を用いた欠陥救
済が不可能の場合にrHJレベルの欠陥敦済不可能信号
を出力する。69は欠陥救済不可能検出端子、φ0はワ
ード線駆動クロックである。なお第8図において第1図
、第6図と同一部分又は相当部分には同一符号が付しで
ある。
61 (1) to 61 (31, 62 (1) to 62 (31 are output nodes of line switching control circuits 56 (1) to 56 (3), respectively, 63° and 64 are spare word line selection control lines, 65
is a transfer gate, which is turned on only when writing a test pattern. 66 (31 is the line switching control circuit 56
The output node 68 of (3) is a defect repair impossible detection circuit, and when the defect repair using the two spare word lines 6 and 6° in the figure is impossible, a defect repair impossible signal of rHJ level is sent. Output. Reference numeral 69 represents a defect-unrepairable detection terminal, and φ0 represents a word line drive clock. In FIG. 8, the same or equivalent parts as in FIGS. 1 and 6 are given the same reference numerals.

次に、第2の実施例におけるライン切替制御回路群56
の動作を説明する。まず、ワード線5(1)にECC救
済不可能欠陥が検出された場合、トランスファゲート6
5を介したrHJレベルの情報および本体ロウデコーダ
10のrHJレベルの出力情報がライン切替制御回路5
6(1)に人力され、ラッチ回路55の出力をrHJレ
ベルからrLJレベルにi化させ、且つこの「L」レベ
ル情報をラッチさせる。その結果、出力ノード57(1
),62(1)がrLJレベル、58 (1),59(
1),61(1)がrHJレベルとなり、予備ワード線
選択制御線63の活性化、ワード線5(1)に係るワー
ドドライバ8の不活性化およびライン切替制御回路56
 (21の回路動作制御を行なう。従って、読出し動作
時、ワード線5(1)は非選択状態となり、予備ワード
線6が選択される。
Next, the line switching control circuit group 56 in the second embodiment
Explain the operation. First, if an ECC unrepairable defect is detected in word line 5(1), transfer gate 6
The rHJ level information via the line switching control circuit 5 and the rHJ level output information of the main body row decoder 10 are transmitted to the line switching control circuit 5.
6(1), the output of the latch circuit 55 is changed from the rHJ level to the rLJ level, and this "L" level information is latched. As a result, output node 57 (1
), 62(1) is the rLJ level, 58(1), 59(
1), 61(1) becomes rHJ level, activating the spare word line selection control line 63, deactivating the word driver 8 related to word line 5(1), and line switching control circuit 56.
(Circuit operation control 21 is performed. Therefore, during a read operation, word line 5(1) is in a non-selected state and spare word line 6 is selected.

次に、引き続いてワード線5(2)にECC救済不可能
欠陥が検出された場合、前記と同様にライン切替制御回
路56 (2)内のラッチ回路55の出力がrHJレベ
ルからrLJレベルに変化し、且つこのrLJレベル情
報がラッチされる。その結果、出力ツードロH1)がr
HJレベル、62(1)が「L」レベルで、かつ、出力
ノード57 (2)、  59 (2)。
Next, when an ECC unrepairable defect is subsequently detected in the word line 5 (2), the output of the latch circuit 55 in the line switching control circuit 56 (2) changes from the rHJ level to the rLJ level in the same manner as described above. And this rLJ level information is latched. As a result, the output two draw H1) is r
HJ level 62(1) is at "L" level, and output nodes 57(2), 59(2).

61 (2)、  62 f2)がrLJレベル、  
58(21,60(2)がrHJレベルとなり、予備ワ
ード線選択制御線63の不活性化、予備ワード線選択制
御線64の活性化、ワード線5(2)に係るワードドラ
イバ8の不活性化およびライン切替制御回路56(31
の回路動作制御を行なう。従って、読出し動作時、ワー
ド線5(2)は非選択状態となり、予備ワード線6“が
選択される。
61 (2), 62 f2) is the rLJ level,
58 (21, 60 (2) become rHJ level, the spare word line selection control line 63 is deactivated, the spare word line selection control line 64 is activated, and the word driver 8 related to word line 5 (2) is deactivated. and line switching control circuit 56 (31
Controls circuit operation. Therefore, during a read operation, word line 5(2) is in a non-selected state and spare word line 6'' is selected.

さらに、引き続きワード線5(3)にECC救済不可能
欠陥が検出された場合、ライン切替制御回路56(3)
の出力ノード57 (3)、  59 (31,60(
3)がすべてrLJレベルとなり、ワード線5(3)お
よび予備ワード線6.6゛をすべて非選択状態とする。
Furthermore, if an ECC unrepairable defect is subsequently detected in the word line 5(3), the line switching control circuit 56(3)
Output nodes 57 (3), 59 (31, 60(
3) are all at the rLJ level, and the word line 5(3) and spare word line 6.6' are all rendered unselected.

また、出力ツードロ6(31が「L」レベルであるため
、欠陥救済不可能検出回路68の出力をrHJレベルと
する。従って、欠陥救済不可能検出端子69の電圧レベ
ルを観測することにより、このメモリ集積回路の不良品
検出が行なえる。以上述べてきたように、この第2の実
施例の欠陥救済によれば、第1の実施例と同様の効果を
得ることができる。
Also, since the output 2-DRO 6 (31) is at the "L" level, the output of the defect repair impossible detection circuit 68 is set to the rHJ level. Therefore, by observing the voltage level of the defect repair impossible detection terminal 69, this Defective products of memory integrated circuits can be detected.As described above, according to the defect relief of the second embodiment, the same effects as those of the first embodiment can be obtained.

なお、本発明の実施例はすべてワード線対応の一括書込
みおよび一括比較の方法について採り上げたが、例えば
ワード線複数本をまとめて 多重選択することにより、
数回の書込み動作で本体メモリセルアレイ内の全メモリ
セルに試験パターンを書き込むことも可能である。従っ
て本発明は一括書込みおよび一括比較の単位がワード線
1本に限定されない。
Note that all the embodiments of the present invention have dealt with the method of batch writing and batch comparison for word lines, but for example, by multiple selecting multiple word lines at once,
It is also possible to write the test pattern to all memory cells in the main body memory cell array with several write operations. Therefore, in the present invention, the unit of batch writing and batch comparison is not limited to one word line.

また本発明の実施例では、すべてSEC機能を有するE
CC回路が搭載されたメモリ集積回路を対象に説明を進
めたが、本発明はこのECC回路を搭載しないメモリ集
積回路に対しても同様に適用できることは明らかである
Furthermore, in the embodiments of the present invention, all E
Although the description has been made for a memory integrated circuit equipped with a CC circuit, it is clear that the present invention is equally applicable to a memory integrated circuit not equipped with this ECC circuit.

さらに本発明は、メモリ集積回路としてダイナミックR
AMに限定されることなく、スタティックRAM等に対
しても全く同様に適用できることは言うまでもない。
Furthermore, the present invention provides dynamic R as a memory integrated circuit.
It goes without saying that the present invention is not limited to AM and can be applied to static RAM and the like in exactly the same way.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、ワード線接続の本体メモ
リセル又は予備ワード線接続の予備メモリセルに試験パ
ターンに対応した情報を一括して書き込み、書込み情報
と期待値情報との比較を一括して行ない、一括して比較
された結果をもとに本体メモリセル又は予備メモリセル
における欠陥を自動的に検出し、自動的に検出された欠
陥を自動的に登録し、欠陥の検出結果をもとに欠陥を含
まない予備メモリセルが接続される予備ワード線に切り
替えることにより、冗長回路又は誤り訂正回路による欠
陥救済を自動的に行なうことができるので、テスト時間
の大幅な短縮、テストコストの大幅な削減ならびに冗長
回路を有効に利用した欠陥救済が可能となる効果がある
As explained above, the present invention writes information corresponding to a test pattern into main body memory cells connected to a word line or spare memory cells connected to a spare word line all at once, and compares the written information with expected value information all at once. Defects in the main memory cells or spare memory cells are automatically detected based on the results that are compared at once, the automatically detected defects are automatically registered, and the defect detection results are also registered. By switching to a spare word line connected to a spare memory cell that does not contain defects, defect relief can be automatically performed using a redundant circuit or an error correction circuit, significantly shortening test time and reducing test costs. This has the effect of making it possible to significantly reduce the number of defects and repair defects by effectively utilizing redundant circuits.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明に係わるメモリ集積回路の第1の実施例
を示す系統図、第2図は第1図の集積回路を構成する一
括書込一括比較回路および一括書込一括比較制御回路を
示す回路図、第3図は第1図の集積回路における欠陥救
済期間識別回路内のカウンタの出力レベルと試験パター
ンの書込みおよび読出しモードの対応関係を示す説明図
、第4図は第2図に示す回路のタイミング図、第5図は
第1図の集積回路を構成する検出回路および検出論理出
力回路を示す回路図、第6図は第1図の集積回路を構成
する欠陥アドレス登録回路を示す回路図、第7図は第1
図の集積回路を構成する欠陥救済期間識別回路を示す回
路図、第8図は本発明の第2の実施例を示す回路図であ
る。 1・・・本体メモリセルアレイ、2・・・予備メモリセ
ルアレイ、3.3′・・・本体メモリセル、4.4′・
・・予備メモリセル、5.5′・・・ワード線、6,6
′・・・予備ワード線、7,7°・・・ビット線、8・
・・本体ワードドライバ、9・・・予備ワードドライバ
、10・・・本体ロウデコーダ、1)・・・センス回路
列、1)“・・・センス回路、12・・・一括書込一括
比較回路、13・・・検出回路、14・・・一括書込一
括比較制御回路、15・・・検出論理出力回路、16・
・・パルス信号発生回路、17・・・アドレスカウンタ
、18・・・アドレスカウンタ制御回路、19・・・ア
ドレス比較回路、20・・・欠陥救済期間識別回路、2
1・・・アドレススイッチ、22・・・アドレスバッフ
ァ、23.23’・・・欠陥アドレス登録回路、24・
・・登録制御回路、25.25’・・・予備ロウデコー
ダ、26・・・本体ロウデコーダ機能停止回路。
FIG. 1 is a system diagram showing a first embodiment of a memory integrated circuit according to the present invention, and FIG. 2 shows a batch write batch comparison circuit and a batch write batch comparison control circuit that constitute the integrated circuit of FIG. The circuit diagram shown in FIG. 3 is an explanatory diagram showing the correspondence between the output level of the counter in the defect relief period identification circuit in the integrated circuit of FIG. 1 and the writing and reading modes of the test pattern, and FIG. 5 is a circuit diagram showing a detection circuit and a detection logic output circuit forming the integrated circuit shown in FIG. 1; FIG. 6 shows a defect address registration circuit forming the integrated circuit shown in FIG. 1. Circuit diagram, Figure 7 is the first
FIG. 8 is a circuit diagram showing a defect relief period identification circuit constituting the integrated circuit shown in the figure, and FIG. 8 is a circuit diagram showing a second embodiment of the present invention. 1... Main body memory cell array, 2... Spare memory cell array, 3.3'... Main body memory cell, 4.4'.
...Spare memory cell, 5.5'...Word line, 6,6
'... Reserve word line, 7, 7°... Bit line, 8.
...Main body word driver, 9...Spare word driver, 10...Main body row decoder, 1)...Sense circuit array, 1)"...Sense circuit, 12...Batch write batch comparison circuit , 13... Detection circuit, 14... Batch write/batch comparison control circuit, 15... Detection logic output circuit, 16.
...Pulse signal generation circuit, 17.. Address counter, 18.. Address counter control circuit, 19.. Address comparison circuit, 20.. Defect relief period identification circuit, 2
1...Address switch, 22...Address buffer, 23.23'...Defective address registration circuit, 24.
. . . Registration control circuit, 25. 25' . . . Spare row decoder, 26 . . . Main row decoder function stop circuit.

Claims (4)

【特許請求の範囲】[Claims] (1)情報を記憶するための本体メモリセルならびに欠
陥救済用の予備メモリセルを各々複数個有し、前記複数
個の本体メモリセル内の欠陥メモリセルのアドレスを前
記予備メモリセルのアドレスに置換することにより欠陥
救済を行なうための冗長回路を有するメモリ集積回路に
おいて、ワード線に接続された複数個の本体メモリセル
又は予備ワード線に接続された複数個の予備メモリセル
に試験パターンに対応した「0」又は「1」の情報を一
括して書き込む一括書込手段と、前記ワード線に接続さ
れた複数個の本体メモリセル又は前記予備ワード線に接
続された複数個の予備メモリセルの書込み情報とこの書
込み情報に係る期待値情報との比較を一括して行なう一
括比較手段と、前記一括して比較された結果をもとに前
記ワード線に接続された複数個の本体メモリセル又は前
記予備ワード線に接続された複数個の予備メモリセルに
おける欠陥を自動的に検出する自動検出手段と、前記自
動的に検出された欠陥を自動的に登録する自動登録手段
と、前記欠陥の検出結果をもとに欠陥を含まない予備メ
モリセルが接続される予備ワード線に切り替える切替手
段とを具備したことを特徴とするメモリ集積回路。
(1) It has a plurality of main body memory cells for storing information and a plurality of spare memory cells for defect relief, and the address of the defective memory cell in the plurality of main body memory cells is replaced with the address of the spare memory cell. In a memory integrated circuit having a redundant circuit for relieving defects by Batch writing means for writing information of "0" or "1" all at once, and writing to a plurality of main body memory cells connected to the word line or a plurality of spare memory cells connected to the spare word line. a batch comparison means that collectively compares information and expected value information related to the written information; and a plurality of main body memory cells connected to the word line or the automatic detection means for automatically detecting defects in a plurality of spare memory cells connected to a spare word line; automatic registration means for automatically registering the automatically detected defects; and detection results of the defects. 1. A memory integrated circuit comprising switching means for switching to a spare word line to which a spare memory cell containing no defects is connected based on the word line.
(2)本体メモリセルは誤り訂正回路を有し、自動検出
手段は、一括比較の結果をもとに前記誤り訂正回路によ
る欠陥救済および冗長回路による欠陥救済のどちらを行
なうか又は両者共行なわないかの制御を自動的に行なう
ことを特徴とする特許請求の範囲第1項記載のメモリ集
積回路。
(2) The main body memory cell has an error correction circuit, and the automatic detection means determines whether to perform defect relief by the error correction circuit or defect relief by the redundant circuit, or neither, based on the result of the batch comparison. 2. The memory integrated circuit according to claim 1, wherein said control is automatically performed.
(3)一括書込手段は、電源投入直後に欠陥救済に係る
起動パルスを発生するパルス発生手段を有することを特
徴とする特許請求の範囲第1項記載のメモリ集積回路。
(3) The memory integrated circuit according to claim 1, wherein the batch writing means includes a pulse generating means for generating a starting pulse for defect relief immediately after power is turned on.
(4)一括書込手段と一括比較手段は、それぞれ、ワー
ド線又は予備ワード線をメモリ集積回路内で自動的に順
次選択する順次選択手段を有することを特徴とする特許
請求の範囲第1項記載のメモリ集積回路。
(4) The collective writing means and the collective comparing means each include sequential selection means for automatically sequentially selecting a word line or a spare word line within the memory integrated circuit. Memory integrated circuit as described.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02203499A (en) * 1989-02-02 1990-08-13 Toshiba Corp Semiconductor device
JPH02295171A (en) * 1989-05-09 1990-12-06 Fujitsu Ltd Semiconductor device and manufacture thereof
JPH03116497A (en) * 1989-09-28 1991-05-17 Matsushita Electron Corp Semiconductor memory device

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