JPS63116573A - Clamping circuit - Google Patents
Clamping circuitInfo
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Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、多重サブサンプル方式によって帯域圧縮され
た高品位ＴＶ信号のようＣ二、同期信号が映像信号レベ
ルの範囲内に存在する正極同期型式のアナログ映像信号
をＡ ／ Ｄ変換し、その出力信号から同期信号を検出
するためのクランプ回路に関する。DETAILED DESCRIPTION OF THE INVENTION (A) Industrial Application Field The present invention is directed to a high-quality TV signal whose band is compressed by multiple subsampling, and a positive polarity signal in which a synchronization signal exists within the range of the video signal level. The present invention relates to a clamp circuit for A/D converting a synchronous type analog video signal and detecting a synchronous signal from the output signal.
−１従来の技術
ＮＨＫによって提案された序述の高品位’１４信号は５
例えば「日経エレクトロニクス１９８４年３月１２日号
」の第１１２〜１１６頁等に紹介されているように、前
述の如き正極同期型式のアナログ映像信号となっている
。即ち、この高品位ＴＶ信号は、第５図に示すよう（ユ
、各ラインに挿入された傾斜部を有する水平同期信号（
頂と、第６０５ラインと第６０６ラインに互いに逆極性
で挿入された繰り返しパルスからなるフレーム同期信号
ツ）とを有している。-1 Conventional technology The high-definition '14 signal proposed by NHK is 5
For example, as introduced in "Nikkei Electronics March 12, 1984 issue", pages 112 to 116, it is a positive polarity synchronous type analog video signal as described above. That is, this high-definition TV signal consists of a horizontal synchronizing signal having a slope inserted in each line, as shown in FIG.
and a frame synchronization signal consisting of repeated pulses inserted in the 605th line and the 606th line with mutually opposite polarities.
第４図はこのような高品位ＴＶ信号を受信して高品位映
像を再生する高品位ＴＶ受像機の要部を示しており、概
ね次のような構成になっている。FIG. 4 shows the main parts of a high-definition TV receiver that receives such a high-definition TV signal and reproduces high-definition video, and generally has the following configuration.
即ち、（１）は高品位映像信号（以下、単に映像信号と
君う）の入力端子、（３）はこの端子から結合コンデン
サ（２）を介して入力される上記映像信号を後述するク
ランプパルスによって直流クランプするりランプ回路、
（４）はそのクランプ後の出力信号の不要な高域成分を
カットするローパスフィルタ、（５）はバクファアンプ
、（６）はこのアンプの出力信号を２５６階調を表わす
８ビツトパラレルのデジタル信号（：変換するＡ ／
Ｄ変換回路、（７）はそのデジタル信号に対してフレー
ム間補間やフィールド内袖間及びＴＯＩデコード等を行
なうデジタル処理部。That is, (1) is an input terminal for a high-quality video signal (hereinafter simply referred to as a video signal), and (3) is a clamp pulse (described later) for the video signal input from this terminal via a coupling capacitor (2). By DC clamp or lamp circuit,
(4) is a low-pass filter that cuts unnecessary high-frequency components of the output signal after clamping, (5) is a buffer amplifier, and (6) is an 8-bit parallel digital signal representing 256 gradations of the output signal of this amplifier ( :Convert A/
D conversion circuit (7) is a digital processing unit that performs interframe interpolation, intra-field interpolation, TOI decoding, etc. on the digital signal.
（８）はその出力信号をアナログ映像信号に復元して受
像管（９）に供給するＤ／Ａ変換部である。(8) is a D/A converter which restores the output signal to an analog video signal and supplies it to the picture tube (9).
一方、 （１０１は前記Ａ／Ｄ変換回路（６）の出力信
号の最上位桁を得てフレーム同期信号に）を検出すると
共Ｃ，その信号に）を基準として水平同期パルス（Ｈｐ
）及び垂直同期パルス（ｖｐ）を作成する７レ一ム同期
信号検出回路、０１１はその水平、垂直各同期パルス（
ＨＰ）・（ｖｐ）を得て垂直ブランキング期間内の所定
のタイミングに予め設定されたクランプパルス（ＯＰ）
を作成するクランプパルス作成回路である。On the other hand, (101 obtains the most significant digit of the output signal of the A/D conversion circuit (6) and converts it into a frame synchronization signal) is detected, and C, that signal) is used as a reference to detect the horizontal synchronization pulse (Hp
) and a vertical synchronization pulse (vp).
HP)・(vp) is obtained and a clamp pulse (OP) is preset at a predetermined timing within the vertical blanking period.
This is a clamp pulse creation circuit that creates .
ここで、前記検出回路０Ｑのフレーム同期信号ｆＦｌの
検出動作について詳述する。即ち、フレーム同期信ＭＩ
Ｆｌ（第５図）のローレベルとハイレベルはそれぞれ映
像信号の振幅の２５％（６４／２５６）と７５％（１９
２／２５６）のレベルに選定されているので、この同期
信号（ＦｌがＡ ／ Ｄ変換されると、上記ローレベル
とハイレベルはそれぞれ００００１１１１と１０１１１
１１１ ｔ：なる。従って、Ａ／Ｄ変換回路（６）から
正しくフレーム同期信号（Ｆｌが出力されているときは
、この回路（６）の出力信号の最上位ビットは“０“と
１１１を規則正しく規定回数だけ繰り返しているから、
これを識別することＣ二よってフレーム同期信号（Ｆ′
）を検出しているのである。Here, the detection operation of the frame synchronization signal fFl by the detection circuit 0Q will be described in detail. That is, frame synchronous signal MI
The low level and high level of Fl (Figure 5) are 25% (64/256) and 75% (19%) of the video signal amplitude, respectively.
2/256), so when this synchronization signal (Fl) is A/D converted, the above low level and high level become 00001111 and 10111, respectively.
111 t: Become. Therefore, when the frame synchronization signal (Fl) is correctly output from the A/D conversion circuit (6), the most significant bit of the output signal of this circuit (6) repeats "0" and 111 regularly a specified number of times. Since there,
By identifying this C2, the frame synchronization signal (F'
) is being detected.
一方、前記クランプ回路（３）は、そのようなフレーム
同期信号検出の予備処理として次のような動作を行なっ
ている。即ち、前記映像信号中の垂直ブランキング期間
内の所定位置には、クランプ用の基準レベルとして映像
信号の振幅の５０−レベルの信号が挿入されており、ク
ランプ回路（３）は前述のクランプパルス（ｏｐ）によ
って、上記基準レベルがＡ ／ Ｄ変換回路（６）の入
力ダイナミックレンジ（Ｒ１の中央に設定された電圧（
ｖＯ）にクランプされるようになっている。On the other hand, the clamp circuit (3) performs the following operation as preliminary processing for detecting such a frame synchronization signal. That is, at a predetermined position within the vertical blanking period of the video signal, a signal with a level of 50-level of the amplitude of the video signal is inserted as a reference level for clamping, and the clamp circuit (3) uses the aforementioned clamp pulse. (op), the reference level is set to the input dynamic range of the A/D conversion circuit (6) (the voltage set at the center of R1).
vO).
したがって、今、第６図（ａｌのように前記基準レベル
（５０％）が正しく上記電圧（ＶＯ）にクランプされて
いる場合には、フレーム同期信号（Ｆｌは前記入力電圧
範囲ＩＲＩ内の２５％〜７５％τ二位置するので、その
へイ、ロウの各レベルがＡ ／ Ｄ変換回路（６）で前
述のバイナリ−値に変換され、従って上記同期信号（Ｆ
′）が前述のようＣ二して検出される。Therefore, if the reference level (50%) is correctly clamped to the voltage (VO) as shown in FIG. ~75%τ2, the high and low levels are converted into the aforementioned binary values by the A/D conversion circuit (6), and therefore the synchronization signal (F
') is detected as C2 as described above.
なお、受信開始直後等の不安定な状態に於いて。In addition, in unstable conditions such as immediately after starting reception.
基準レベルそのものでなくその近傍レベル（フレーム同
期信号叫の範囲内のレベル）が前記電圧（ＶＯ）にクラ
ンプされたときは、上記同期信号（Ｆ′１は前述の正規
のバイナリ−値には変換されないが、その最上位桁は正
常時と同様に°１・、“Ｏｏの繰り返しＣ二なるため、
この場合もフレーム同期信号［Ｆ）を検出できる。なぜ
なら、これは前記電圧（ｖｏ）をスレッシュホールドレ
ベルとして上記°１“、０“の識別を行なっていること
を意味するからである。When not the reference level itself but its neighboring level (level within the range of the frame synchronization signal) is clamped to the voltage (VO), the synchronization signal (F'1 is converted to the normal binary value mentioned above). However, the most significant digit is °1・, “Oo” repeated C2 as in the normal case, so
In this case as well, the frame synchronization signal [F] can be detected. This is because this means that the above-mentioned degrees 1" and 0" are discriminated by using the voltage (vo) as a threshold level.
しかし、前述の受信開始直後等Ｃ二於いて、フレーム同
期信号ア）が検出される前Ｉ；、画面全体が黒或いは白
となるような映像信号が数フイールド連続した状態を考
えると、その状態ではクランプパルス作成回路ｆｉυか
らのクランプパルス（ＯＰ）は正規のタイミング位置に
なっていないので、このパルス（ＯＦ）−二よって上記
映像信号の黒レベルまたは白レベルが前述の電圧（ｖＯ
）にクランプされてしまう。即ち、第６図（ｂ］は黒レ
ベル（０％）が上記電圧（ＶＤ）ｌニクラソブされた場
合であり、この場合はフレーム同期信号口はＡ ／ Ｄ
変換回路（６）のダイナミックレンジ［Ｒ１の７５％〜
１００％（図中の破線部分はリミッタによってカットさ
れる）に位置することＣ二なるため、デジタル化された
フレーム同期信号（Ｆ′）の最上位桁は常に°１・にな
る。このため上記同期信号ア）の検出が不可能になるの
である。However, if we consider a situation in which the video signal is continuous for several fields such that the entire screen is black or white at point C2, such as immediately after the start of reception, and before the frame synchronization signal a) is detected, the state Then, since the clamp pulse (OP) from the clamp pulse generation circuit fiυ is not at the regular timing position, this pulse (OF)-2 causes the black level or white level of the video signal to be at the voltage (vO
) will be clamped. That is, FIG. 6(b) shows the case where the black level (0%) is subtracted from the above voltage (VD), and in this case, the frame synchronization signal port is A/D.
Dynamic range of conversion circuit (6) [75% of R1 ~
Since C2 is located at 100% (the broken line portion in the figure is cut by the limiter), the most significant digit of the digitized frame synchronization signal (F') is always °1. This makes it impossible to detect the synchronization signal a).
そこで、このような問題点を解決するため１例えば雑誌
「シャープ技報１９８６年第６４号」の第７１頁〜第７
６頁に紹介されている高品位テレビ用デコーダでは、そ
の第７４頁の第６図に示されるように、フレームパルス
検出用の新たなクランプ回路を前述のクランプ回路（３
）とは別に設け。Therefore, in order to solve such problems, for example, pages 71 to 7 of the magazine "Sharp Technical Report 1986 No.
In the high-definition television decoder introduced on page 6, as shown in Figure 6 on page 74, a new clamp circuit for frame pulse detection is used instead of the aforementioned clamp circuit (3).
) is provided separately.
その前者のクランプ回路（−はＡ／Ｄ変換回路のダイナ
ミックレンジとフレーム同期信号検出用のスの
し′シ３ホー“ドレゝ２１１対応して四つＡクラ７プレ
ベルを設定し、フレーム同期信号が検出されるまでは入
力されたアナログ映像信号をその信号レベル（：応じて
上記何れかのレベルにクランプするよう（ニしていた。The former clamp circuit (- indicates the dynamic range of the A/D conversion circuit and the frame synchronization signal detection threshold 211). Until the signal level is detected, the input analog video signal is clamped to the signal level (depending on the signal level).
しかしながら、この方法では、映像信号レベルの４領域
の検出動作が極めて複雑であるとぼう欠点があった。However, this method has a drawback in that the detection operation for the four regions of video signal levels is extremely complicated.
（へ）発明が解決しようとする問題点
本発明は上記の点に留意してなされたものであり、受信
開始直後等の過渡状態に於いて、簡単な回路構成でフレ
ーム同期信号を確実に検出できるようにすることを目的
とする。(f) Problems to be Solved by the Invention The present invention has been made with the above points in mind, and it is possible to reliably detect a frame synchronization signal with a simple circuit configuration in a transient state such as immediately after the start of reception. The purpose is to make it possible.
に））問題点を解決するための手段
本発明では、入力されたアナログ映像信号の平均直流レ
ベルを検出し、前記同期信号が検出される時点まで上記
平均直流レベルが前記映像信号のＡ ／ Ｄ変換出力に
対する同期信号検出のスレッシュホールドレベルに一致
するよう、前記アナログ映倫信号を制御するようＣ二し
た。B)) Means for Solving the Problems In the present invention, the average DC level of the input analog video signal is detected, and the average DC level is the A/D of the video signal until the synchronization signal is detected. The analog video signal was controlled so as to match the threshold level of the synchronization signal detection for the conversion output.
律）作 用
上記構成に依れば、Ａ／Ｄ変換後のフレーム同期信号は
前述のスレッシュホールドレベルを必ず横切るようにな
り、従って上記フレーム同期信号が確実に検出される。According to the above configuration, the frame synchronization signal after A/D conversion always crosses the above-mentioned threshold level, so that the frame synchronization signal is reliably detected.
（へ）実施例
第１図は本発明を前述の高品位ＴＶ受像機に採用した場
合の実施例を示しており、第４図の従来例と同一部分に
は同じ番号を付すに留め、特徴部分のみについて説明す
る。即ち、この実施例に於いて、ｒ１２はバッファアン
プ（５）の出力信号が入力される第２のバッファアンプ
、０３１はその出力信号の平均直流レベルを検出して出
力する積分回路、Ｑ４１はその出力電圧に応じて映像信
号のレベルを制御するレベル制御回路、１５１はフレー
ム同期信号検出回路０■のフレーム同期信号検出時の出
力によって１側からｂ側に切換わる切換回路である。(F) Embodiment FIG. 1 shows an embodiment in which the present invention is applied to the above-mentioned high-quality TV receiver. The same parts as in the conventional example shown in FIG. Only parts will be explained. That is, in this embodiment, r12 is the second buffer amplifier into which the output signal of the buffer amplifier (5) is input, 031 is the integrating circuit that detects and outputs the average DC level of the output signal, and Q41 is the second buffer amplifier. A level control circuit 151 controls the level of the video signal according to the output voltage, and a switching circuit 151 switches from the 1 side to the b side according to the output of the frame synchronous signal detection circuit 0■ when the frame synchronous signal is detected.
前記積分回路（１３＋は例えば第２図の如く抵抗（Ｒ１
）とコンデン−９″（０１）によって構成され、また、
レベル制御回路［１４１はその積分出力電圧がベースに
印加されるトランジスタ（Ｔｒ）及び抵抗（Ｒ２）〜（
Ｒ４）からなる反転増幅器として構成されている。そし
て、この増幅器のコレゲタ出力電圧（Ｖｃ）は、前記積
分出力電圧（Ｖｌ））が前述したフレーム同期信号検出
のスレッシュホールドレベルに相当するクランプ用の電
圧（ＶＯ）（第６図［ａｌｔｌ）］参照）に等しいとき
Ｃ，Ｖ６＝ＶＯＣなるように設定されている。The integration circuit (13+ is a resistor (R1) as shown in FIG.
) and Conden-9'' (01), and
The level control circuit [141] includes a transistor (Tr) whose integrated output voltage is applied to the base and resistors (R2) to (
R4) is configured as an inverting amplifier. The collector output voltage (Vc) of this amplifier is the clamping voltage (VO) whose integrated output voltage (Vl) corresponds to the threshold level of the frame synchronization signal detection described above (Fig. 6 [altl)]. ) is set so that C, V6 = VOC.
したがって、今、前述の受信開始直後のようにフレーム
同期信号（Ｆｌが検出回路（１（Ｉで検出されていない
状態に於いて、積分回路σ３の出力電圧（ｙｂ）即ちＡ
／ Ｄ変換回路（６）に入力されるＢ点のアナログ映
像信号の平均直流レベルが前記電圧（ＶＯ）よりも低く
なっていると、トランジスタ（Ｔｒ）即ちレベル制御回
路ｔＩ４１の出力電圧ＣＶＱ）が上記電圧（ｖＯ）より
も高くなる。そして、この出力電圧（ＶＱ）がこのとき
図示の１側に切換わっている切換回路ａ９を通ってＡ点
のアナログ映像信号に加算されるので、この映像信号は
その分だけレベルが高くなり、この結果、積分回路（１
３の出力電圧（ｖｂ）が上昇する。このようにして最終
的には、Ｂ点のアナログ映像信号の平均直流レベルを前
記電圧（ｖＯ）即ちＡ ／ Ｄ変換回路（６）の入力ダ
イナミックレンジ（凡の中央（＝位置する前述のスレッ
シュホールドレベルに一致（即チ、グランプ）せしめら
れる。また、逆【：前記積分出力電圧（ｙｂ）が電圧（
ｖＯ）以上になっているときも同様である。Therefore, when the frame synchronization signal (Fl) is not detected by the detection circuit (1 (I) immediately after the start of reception described above, the output voltage (yb) of the integrating circuit σ3
/ When the average DC level of the analog video signal at point B input to the D conversion circuit (6) is lower than the voltage (VO), the output voltage CVQ) of the transistor (Tr), that is, the level control circuit tI41 It becomes higher than the above voltage (vO). Then, this output voltage (VQ) passes through the switching circuit a9, which is switched to the 1 side shown in the figure, and is added to the analog video signal at point A, so the level of this video signal becomes higher by that amount. As a result, the integration circuit (1
The output voltage (vb) of No. 3 increases. In this way, the average DC level of the analog video signal at point B is finally adjusted to the voltage (vO), that is, the input dynamic range of the A/D converter circuit (6) (the center of the equation). It is made to match the level (i.e., the ground). Also, inversely [: the integrated output voltage (yb) is changed to the voltage (
The same applies when the value is higher than vO).
このよう１；シてＡ ／ Ｄ変換回路（６）に人力され
るアナログ映像信号の平均直流レベルが電圧（ＶＯ）Ｃ
クランプされると、この平均直流レベルは上記映像信号
の振幅の５０％レベルの近傍に位置するから、上記振幅
の２５チ〜７５チの伯域に存在するフレーム同期信号［
Ｆｌが電圧（ｖＯ）即ち同期信号検出のスレッシュホー
ルドレベルを必ス横切ることになる。従って、フレーム
同期信号（財））が検出回路帥で正確に検出される。In this way, the average DC level of the analog video signal input to the A/D conversion circuit (6) is the voltage (VO)C.
When clamped, this average DC level is located near the 50% level of the amplitude of the video signal.
Fl necessarily crosses the voltage (vO), that is, the threshold level for synchronization signal detection. Therefore, the frame synchronization signal can be accurately detected by the detection circuit.
そして、上記フレーム同期信号□□□）が−旦正確に検
出されると、検出回路（Ｌ（ｌの出力によって切換回路
Ｃｌ５１が）側に切換えられるので、Ａ点のアナログ映
像信号Ｃ二対してクランプ回路（３）によるクランプが
第４図の場合と同様（１行なわれる。When the frame synchronization signal □□□) is accurately detected, the detection circuit is switched to the L (switching circuit Cl51 by the output of l) side, so that the analog video signal C2 at point A is Clamping by the clamp circuit (3) is carried out (one time) in the same manner as in the case of FIG.
次に第３図は第２図のトランジスタ（Ｔｒ）による反転
増幅器の代りに電圧コンパレータ（ＣＭ）を使用した場
合であり、上記コンパレータの非反転入力端子にクラン
プ用の前記電圧（ｖＯ）が印加されており、コンパレー
タ（（３Ｍ）の出力が一ハイ”、“ロク”ｌ二切換わる
こと【二よって基本的には先の実施例と同様に動作する
。Next, FIG. 3 shows a case where a voltage comparator (CM) is used instead of the inverting amplifier using the transistor (Tr) in FIG. 2, and the voltage (vO) for clamping is applied to the non-inverting input terminal of the comparator. The output of the comparator ((3M) is switched between "high" (1) and "low"(1); therefore, the operation is basically the same as in the previous embodiment.
なお、前記実施例では、フレーム同期信号（Ｆ＋の検出
を前述の如く最上位ビットの識別Ｃ二よって行なうよう
Ｃしたので、上記同期信号検出のスレッシュホールドレ
ベルをＡ ／ Ｄ変換回路（６）の入力ダイナミックレ
ンジ（Ｒ１の丁度中央に相当する電圧（ＶＯ）に設定し
た。しかし、同期信号検出をその他の方法で行なう場合
等に対応して、上記スレッシュホールドレベルを先の電
圧（ＶＯ）と異なる値（：設定した場合でも、そのスレ
ッシュホールドレベル（−レベル制御回路（１４Ｃよっ
て映像信号の平均直流レベルがクランプされるようにす
ればよい。In the above embodiment, since the frame synchronization signal (F+) is detected by the identification C2 of the most significant bit as described above, the threshold level for detecting the synchronization signal is set by the A/D conversion circuit (6). It was set to a voltage (VO) that corresponds to the exact center of the input dynamic range (R1. However, in cases where synchronization signal detection is performed using other methods, etc., the above threshold level may be set to a voltage (VO) that is different from the previous voltage (VO). Even if the value (:) is set, the average DC level of the video signal may be clamped by the threshold level (-level control circuit (14C).
（ト）発明の効果
以上の如く本発明のクランプ回路に依れば、正極同期型
式のアナログ映像信号をＡ ／ Ｄ変換し。(G) Effects of the Invention As described above, according to the clamp circuit of the present invention, a positive polarity synchronous type analog video signal can be A/D converted.
そのＡ ／ Ｄ変換後の１汀号から同期信号を検出する
際Ｃ二、受信開始直後等の過渡状態に於いても」１記同
期信号を正確Ｃ二検出で軒、シかも、それを非常（：簡
単な回路構成によって実現できる。When detecting the synchronizing signal from the first signal after A/D conversion, even in a transient state such as immediately after the start of reception, it is possible to accurately detect the synchronizing signal in C2. (: Can be realized with a simple circuit configuration.
第１図は本発明を採用した高品位ＴＶ受像機の要部ブロ
ック図、第２図及び第６図はその要部の異なる二つの実
施例をそれぞれ示す回路図である。
第４図は従来の高品位ＴＶ受像機の要部ブロック図、第
５図は高品位ＴＶ倍信号同期信号部を示す波形因、第６
図ｆａｌ （’ｂｌはそのクランプ動作の説明のための
信号波形図である。
（１３・・・積分回路、 （１４１・・・レベル制御回
路、σ鼾−・切換回路。FIG. 1 is a block diagram of the main parts of a high-definition TV receiver employing the present invention, and FIGS. 2 and 6 are circuit diagrams showing two different embodiments of the main parts. Figure 4 is a block diagram of the main parts of a conventional high-definition TV receiver, Figure 5 is the waveform factor showing the high-definition TV double signal synchronization signal section, and Figure 6 is
Figure fal ('bl is a signal waveform diagram for explaining the clamping operation.
Claims (1)
極同期型式のアナログ映像信号をＡ／Ｄ変換し、そのＡ
／Ｄ変換後の信号から同期信号を検出する回路に於いて
、前記アナログ映像信号の平均直流レベルを検出し、前
記同期信号が検出される時点まで前記平均直流レベルが
前記Ａ／Ｄ変換後の信号に対する同期信号検出のスレッ
シユホールドレベルに一致するよう、前記アナログ映像
信号を制御するようにしたことを特徴とするクランプ回
路。(1) A/D converting a positive synchronization type analog video signal in which the synchronization signal exists within the range of the video signal level, and
A circuit for detecting a synchronization signal from a signal after the A/D conversion detects an average DC level of the analog video signal, and the average DC level after the A/D conversion is detected until the synchronization signal is detected. A clamp circuit characterized in that the analog video signal is controlled so as to match a threshold level for detecting a synchronization signal with respect to the signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61262287A JP2572975B2 (en) | 1986-11-04 | 1986-11-04 | DC component regeneration circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61262287A JP2572975B2 (en) | 1986-11-04 | 1986-11-04 | DC component regeneration circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63116573A true JPS63116573A (en) | 1988-05-20 |
| JP2572975B2 JP2572975B2 (en) | 1997-01-16 |
Family
ID=17373687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61262287A Expired - Lifetime JP2572975B2 (en) | 1986-11-04 | 1986-11-04 | DC component regeneration circuit |
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1986
- 1986-11-04 JP JP61262287A patent/JP2572975B2/en not_active Expired - Lifetime
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|---|---|
| JP2572975B2 (en) | 1997-01-16 |
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