JPS63111020U - - Google Patents
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- Publication number
- JPS63111020U JPS63111020U JP49187U JP49187U JPS63111020U JP S63111020 U JPS63111020 U JP S63111020U JP 49187 U JP49187 U JP 49187U JP 49187 U JP49187 U JP 49187U JP S63111020 U JPS63111020 U JP S63111020U
- Authority
- JP
- Japan
- Prior art keywords
- comparator
- limit voltage
- voltage
- binarization
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000903 blocking effect Effects 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
Landscapes
- Manipulation Of Pulses (AREA)
Description
第１図は、本考案の２値化回路の一実施例の回
路図であり、第２図は、第１図の動作を説明する
波形図であり、第３図は、従来の２値化回路の一
例の回路図であり、第４図は、第３図の動作を説
明する波形図である。 １０：信号入力端子、１１：直流阻止用コンデ
ンサ、１２：第１の比較器、１３：第２の比較器
、１４：第３の比較器、１５：第１のダイオード
、１６：第２のダイオード、１７：バツテリー、
１８，１９，２０，２１：抵抗、２２：出力端子
。
路図であり、第２図は、第１図の動作を説明する
波形図であり、第３図は、従来の２値化回路の一
例の回路図であり、第４図は、第３図の動作を説
明する波形図である。 １０：信号入力端子、１１：直流阻止用コンデ
ンサ、１２：第１の比較器、１３：第２の比較器
、１４：第３の比較器、１５：第１のダイオード
、１６：第２のダイオード、１７：バツテリー、
１８，１９，２０，２１：抵抗、２２：出力端子
。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 入力信号を直流阻止用コンデンサを介して
比較器の一方の入力端に与え、基準電圧を前記比
較器の他方の入力端に与え、前記基準電圧に対し
て所定電位差だけ高低のある上限電圧と下限電圧
を設定し、前記上限電圧を逆方向に第１の理想ダ
イオードを介して前記下限電圧を順方向に第２の
理想ダイオードを介してそれぞれ前記比較器の前
記一方の入力端に与え、前記比較器の出力端より
２値化信号を出力するよう構成したことを特徴と
する２値化回路。 (2) 複数の抵抗を直列接続し、これらの抵抗に
よる分圧電圧で、前記基準電圧と上限および下限
電圧を設定したことを特徴とする実用新案登録請
求の範囲第１項記載の２値化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49187U JPS63111020U (ja) | 1987-01-06 | 1987-01-06 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49187U JPS63111020U (ja) | 1987-01-06 | 1987-01-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63111020U true JPS63111020U (ja) | 1988-07-16 |
Family
ID=30777508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49187U Pending JPS63111020U (ja) | 1987-01-06 | 1987-01-06 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63111020U (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51114015A (en) * | 1975-04-01 | 1976-10-07 | Nippon Hoso Kyokai <Nhk> | Feedback clamp circuit |
| JPS5432254A (en) * | 1977-08-18 | 1979-03-09 | Fuji Electric Co Ltd | Non-linear analog-digital converter |
| JPS61206349A (ja) * | 1985-03-06 | 1986-09-12 | オーワイ ノキア アクチーボラグ | デイジタル信号の受信装置に使用する方法及び装置 |
-
1987
- 1987-01-06 JP JP49187U patent/JPS63111020U/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51114015A (en) * | 1975-04-01 | 1976-10-07 | Nippon Hoso Kyokai <Nhk> | Feedback clamp circuit |
| JPS5432254A (en) * | 1977-08-18 | 1979-03-09 | Fuji Electric Co Ltd | Non-linear analog-digital converter |
| JPS61206349A (ja) * | 1985-03-06 | 1986-09-12 | オーワイ ノキア アクチーボラグ | デイジタル信号の受信装置に使用する方法及び装置 |
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