JPS63107146A - Multistage package for electronic part - Google Patents

Multistage package for electronic part

Info

Publication number
JPS63107146A
JPS63107146A JP61251861A JP25186186A JPS63107146A JP S63107146 A JPS63107146 A JP S63107146A JP 61251861 A JP61251861 A JP 61251861A JP 25186186 A JP25186186 A JP 25186186A JP S63107146 A JPS63107146 A JP S63107146A
Authority
JP
Japan
Prior art keywords
pins
package
packages
main body
pinholes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61251861A
Other languages
Japanese (ja)
Inventor
Mariko Toda
戸田 麻里子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61251861A priority Critical patent/JPS63107146A/en
Publication of JPS63107146A publication Critical patent/JPS63107146A/en
Pending legal-status Critical Current

Links

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

PURPOSE:To package electronic parts in a three-dimensional pattern with respect to a packaging plane and to improve the packaging density of the electronic parts, by the constitution wherein pins are protruded downward from each package main body, pinholes are provided at the upper ends of the pins, and a plurality of the packages are laminated in the up and down directions. CONSTITUTION:A package 10 has a disk shaped package main body 1 having a sleeve at the peripheral part. A required wiring pattern 3 is formed on the upper surface of the package main body 1 with a conductor film. Leads 5 of a semiconductor device 4, which is mounted on the surface of the package main body 1, are connected to the wiring pattern 3. Meanwhile a plurality of pins 6 are arranged at the sleeve 2 on the periphery of the package main body 1 so that the pins are protruded downward. When a plurality of the packages 10 formed in this way are laminated in the up and down direction, electronic parts such as the semiconductor device 4, which are mounted on the packages 10, are electrically connected one another through the wiring pattern 3, the pins 6 and pinholes 7. Thus the specified circuit is constituted.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子部品を実装するためのパッケージに関し、
特にフラットパッケージやミニフラットパッケージ等の
集積回路を高密度実装するに有効な多段実装を可能とす
るパッケージに関する。
[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a package for mounting electronic components,
In particular, the present invention relates to packages such as flat packages and mini-flat packages that enable multi-stage mounting, which is effective for high-density mounting of integrated circuits.

〔従来の技術〕[Conventional technology]

従来、集積回路等の半導体装置やその他の部品からなる
電子部品を回路基板に実装する場合には、回路基板に形
成した配線パターンに対応して各電子部品を配設し、こ
れを機械的及び電気的に接続する構成が採られている。
Conventionally, when electronic components such as semiconductor devices such as integrated circuits and other components are mounted on a circuit board, each electronic component is arranged in accordance with a wiring pattern formed on the circuit board, and then mechanically and An electrically connected configuration is adopted.

特に、フラットパッケージやミニフラットパッケージ等
の集積回路部品では、その構造から各部品を上下方向に
実装させることは不可能であり、したがって各部品は回
路基板に対して平面的、つまり2次元的に配設した実装
構造を採っている。
In particular, with integrated circuit components such as flat packages and mini-flat packages, it is impossible to mount each component vertically due to its structure. The mounting structure has been adopted.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述した従来の実装構造では、実装面としての回路基板
上に2次元的に部品を配設するのみで上方の空間を利用
することはできない。このため、回路基板の実装面積に
制■がある場合は、実装可能部品数が限られ、また、一
旦実装後に機能の追加を行いたい時、特に回路試作時等
に部品の交換や追加が困難になるという問題がある。
In the conventional mounting structure described above, components are only two-dimensionally arranged on a circuit board as a mounting surface, and the space above cannot be utilized. For this reason, if the mounting area of the circuit board is limited, the number of components that can be mounted is limited, and it is difficult to replace or add components once you want to add functionality after mounting, especially when making a circuit prototype. There is a problem with becoming.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、電子部品を上下方向に実装することを可能と
し、これにより実装密度の向上を図るとともに、部品の
交換や追加を容易に行い得ることを可能とした電子部品
多段実装パッケージを提供することを目的としている。
The present invention provides an electronic component multi-stage mounting package that allows electronic components to be mounted in the vertical direction, thereby improving the packaging density and making it possible to easily replace or add components. The purpose is to

本発明の電子部品多段実装パッケージは、電子部品を搭
載するパフケージ本体と、この本体の下方に突出形成し
たピンと、このピンの上端部に形成したピンホールとで
構成し、これらピン及びピンホールは上下に積層配置し
た他のパッケージのピンホール及びピンに夫々嵌合でき
るように構成している。
The electronic component multi-stage mounting package of the present invention is composed of a puff cage body on which electronic components are mounted, a pin formed protruding from the bottom of this body, and a pinhole formed at the upper end of this pin. It is configured so that it can fit into the pinholes and pins of other packages stacked one above the other.

〔実施例〕〔Example〕

次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第1図は本発明の一実施例のパ・ノケージの平面図、第
2図はその正面図である。更に、第1図のAA線に沿う
断面構造を第3図に、その一部の拡大構造を第4図に示
している。
FIG. 1 is a plan view of a package according to an embodiment of the present invention, and FIG. 2 is a front view thereof. Further, FIG. 3 shows a cross-sectional structure taken along line AA in FIG. 1, and FIG. 4 shows a partially enlarged structure.

これらの図に示すように、このパッケージ10は、周辺
部にスリーブ2を有する円板状のパッケージ本体1を有
している。このパッケージ本体1の上面には所要の配線
パターン3を導電膜で構成しており、第6図に参考図示
するように、このパンケージ本体1上面に搭載した半導
体装で4のり−ド5を配線パターン3に接続するように
構成している。なお、この例では2方向16ピンのフラ
ットパッケージの半導体装置に適用した例を示している
As shown in these figures, this package 10 has a disc-shaped package body 1 having a sleeve 2 around its periphery. A required wiring pattern 3 is formed of a conductive film on the upper surface of the package body 1, and as shown in FIG. It is configured to be connected to pattern 3. Note that this example shows an example in which the present invention is applied to a flat package semiconductor device with 16 pins in two directions.

一方、前記パッケージ本体1周辺のスリーブ2には円周
方向に複数本のピン6を下方に向けて突出するように配
設している。これらピン6の一部は前記配線パターン3
に電気的に接続され、更にその一部はこの配線パターン
3を介して前記半導体装置4のリード5に電気的に接続
されて半導体装置4の外部導出端子として構成されてい
る。
On the other hand, a plurality of pins 6 are disposed in the circumferential direction on the sleeve 2 around the package body 1 so as to protrude downward. Some of these pins 6 are connected to the wiring pattern 3.
Further, a portion thereof is electrically connected to the lead 5 of the semiconductor device 4 via this wiring pattern 3, and is configured as an external terminal of the semiconductor device 4.

また、前記ピン6の上端部はパッケージ本体1の上面に
露呈され、かつその上端面から軸方向に凹部を形成して
これをピンホール7として構成している。このピンホー
ル7には、後述するように他のパッケージのピン6が嵌
合でき、相互に電気的に接続される。
Further, the upper end portion of the pin 6 is exposed on the upper surface of the package body 1, and a recessed portion is formed in the axial direction from the upper end surface to constitute a pinhole 7. As will be described later, pins 6 of other packages can fit into the pin holes 7 and are electrically connected to each other.

この構成によれば、複数個のパッケージを用意し、夫々
ノハフケージに半導体装置やその他の電子部品を搭載さ
せた上で、これらのパッケージを第5図のように上下に
積層させ、上側のパッケージのピン6を下側のパッケー
ジのピンホール7に嵌合させて夫々を電気的に接続させ
る。
According to this configuration, a plurality of packages are prepared, semiconductor devices and other electronic components are mounted on their respective hard cages, and then these packages are stacked one above the other as shown in Figure 5, and the upper package is stacked vertically as shown in Figure 5. The pins 6 are fitted into the pin holes 7 of the lower package to electrically connect them.

これにより、各パフケージ10に搭載した半導体装置4
等の電子部品は、配線パターン3.ピン6及びピンホー
ル7を介して相互に電気接続され、所定の回路を構成す
ることになる。
As a result, the semiconductor device 4 mounted on each puff cage 10
Electronic components such as wiring pattern 3. They are electrically connected to each other via pins 6 and pinholes 7 to form a predetermined circuit.

そして、このように構成したものを実装面としての回路
基板11に実装することにより、各パッケージの電子部
品は最下段のパフケージ1oのピン6を介して回路基板
11に電気接続され、所要の実装が行われることになる
。これにより、最上段のパッケージ本体に搭載した電子
部品をも回路基板11に接続させることができる。
By mounting the thus configured circuit board 11 as a mounting surface, the electronic components of each package are electrically connected to the circuit board 11 via the pins 6 of the bottom puff cage 1o, and the required mounting will be held. Thereby, even the electronic components mounted on the uppermost package body can be connected to the circuit board 11.

なお、ピン6の一部は半導体装置や電子部品との直接接
続を行わず、上下のパッケージ間の中継端子としての機
能を有するように構成してもよい。
Note that some of the pins 6 may be configured to function as relay terminals between upper and lower packages without directly connecting to a semiconductor device or electronic component.

この場合、上下に対応するピン6およびピンホール7に
よって、作られた信号ラインは他の信号ラインと交わる
ことがないため、安全かつ確実に信号を回路基板に伝え
ることができる。
In this case, the signal line created by the vertically corresponding pins 6 and pinholes 7 does not intersect with other signal lines, so that the signal can be safely and reliably transmitted to the circuit board.

したがって、このパッケージ構造では、回路基板11に
対して半導体装置4等の電子部品を3次元的に実装する
ことができ、回路基板11の平面面積に対する実装部品
数を増大してその実装密度を向上できる。また、電子部
品の交換や追加等においては、各パッケージ10のピン
6とピンホール7との嵌合を着脱させる操作のみで良く
、その作業を極めて容易に行うことができる。
Therefore, with this package structure, electronic components such as the semiconductor device 4 can be three-dimensionally mounted on the circuit board 11, and the number of components mounted relative to the planar area of the circuit board 11 is increased to improve the mounting density. can. Furthermore, when replacing or adding electronic components, all that is required is to connect and disconnect the pins 6 and pinholes 7 of each package 10, and this work can be performed extremely easily.

ここで、パッケージ本体の形状は多角形に構成してもよ
い。
Here, the package body may have a polygonal shape.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、電子部品を搭載するパッ
ケージ本体にピンを下方に突出形成し、かつこのピンの
上端部にピンホールを形成し、ピンとピンホールとを相
互に嵌合させることによって複数個のパッケージを上下
に積層するように構成しているので、電子部品を実装面
に対して3次元的に実装することができ、これにより電
子部品の実装密度を向上するとともに、各電子部品の交
換や追加を容易に行うことができるという効果がある。
As explained above, the present invention is achieved by forming a pin protruding downward from a package body on which an electronic component is mounted, forming a pinhole at the upper end of the pin, and making the pin and the pinhole fit into each other. Since multiple packages are stacked one on top of the other, electronic components can be mounted three-dimensionally on the mounting surface. This has the effect of making it easy to replace or add.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の集積回路多段実装パッケージの平面図
、第2図はその正面図、第3図は第1図のA−A線に沿
う断面図、第4図は第3図の一部の拡大図、第5図は本
発明の適用例を示す正面図、第6図はその平面図である
。 1・・・パッケージ本体、2・・・スリーブ、3・・・
配線パターン、4・・・半導体装置、5・・・リード、
6・・・ピン、第1図 7ジンボーJし 第2図 第3図 n 第4図 第5図 第6図
FIG. 1 is a plan view of an integrated circuit multi-stage package according to the present invention, FIG. 2 is a front view thereof, FIG. 3 is a sectional view taken along line A-A in FIG. 1, and FIG. FIG. 5 is a front view showing an example of application of the present invention, and FIG. 6 is a plan view thereof. 1...Package body, 2...Sleeve, 3...
Wiring pattern, 4... semiconductor device, 5... lead,
6...Pin, Fig. 1, 7, Jimbo J, Fig. 2, Fig. 3, n, Fig. 4, Fig. 5, Fig. 6

Claims (3)

【特許請求の範囲】[Claims] (1)電子部品を搭載するパッケージ本体と、この本体
の下方に突出形成したピンと、このピンの直上位置にピ
ンと電気的に導通した状態に形成したピンホールとで構
成し、これらピン及びピンホールは上下に積層した他の
パッケージのピンホール及びピンに夫々嵌合可能に構成
したことを特徴とする電子部品多段実装パッケージ。
(1) Consisting of a package body on which electronic components are mounted, a pin protruding from the bottom of the body, and a pinhole formed directly above the pin in electrical continuity with the pin, and these pins and pinholes. 1. An electronic component multi-stage mounting package characterized in that it is configured to be able to fit into pinholes and pins of other packages stacked above and below, respectively.
(2)パッケージ本体を円形に形成し、複数本のピン及
びピンホールをこのパッケージ本体の周辺部に円周方向
に等配してなる特許請求の範囲第1項記載の電子部品多
段実装パッケージ。
(2) The electronic component multi-stage mounting package according to claim 1, wherein the package body is formed into a circular shape, and a plurality of pins and pinholes are equally distributed in the circumferential direction around the periphery of the package body.
(3)ピンの上端部に凹部を形成してピンホールを形成
してなる特許請求の範囲第1項記載の電子部品多段実装
パッケージ。
(3) The electronic component multi-stage mounting package according to claim 1, wherein a recess is formed at the upper end of the pin to form a pinhole.
JP61251861A 1986-10-24 1986-10-24 Multistage package for electronic part Pending JPS63107146A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61251861A JPS63107146A (en) 1986-10-24 1986-10-24 Multistage package for electronic part

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61251861A JPS63107146A (en) 1986-10-24 1986-10-24 Multistage package for electronic part

Publications (1)

Publication Number Publication Date
JPS63107146A true JPS63107146A (en) 1988-05-12

Family

ID=17229013

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61251861A Pending JPS63107146A (en) 1986-10-24 1986-10-24 Multistage package for electronic part

Country Status (1)

Country Link
JP (1) JPS63107146A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007142124A (en) * 2005-11-18 2007-06-07 Matsushita Electric Ind Co Ltd Semiconductor device and manufacturing method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007142124A (en) * 2005-11-18 2007-06-07 Matsushita Electric Ind Co Ltd Semiconductor device and manufacturing method thereof

Similar Documents

Publication Publication Date Title
EP0069505B1 (en) Semiconductor device connection lead formation
US3627901A (en) Composite electronic device package-connector unit
JPH09191060A (en) Integrated circuit plastic packaging
KR20030060882A (en) Semiconductor device and semiconductor module
JP2002506289A (en) Semiconductor device having a large number of semiconductor chips
KR0135734B1 (en) Semiconductor device
KR101046388B1 (en) Semiconductor package
JPH0246755A (en) Electronic package
JPS63107146A (en) Multistage package for electronic part
US6798051B2 (en) Connection of packaged integrated memory chips to a printed circuit board
JP2003204039A (en) Semiconductor device
JPH04196253A (en) Package for semiconductor device
JPH0121568Y2 (en)
JPS63182845A (en) Semiconductor device
JP2000138251A (en) Semiconductor device and wiring board
JPS63246858A (en) Semiconductor device
JPS60240153A (en) Electronic part body
JPS5944798B2 (en) Wiring device for electronic components
JPH0427195Y2 (en)
JPH06302715A (en) Package for semiconductor device
JPH0661297A (en) Semiconductor device
JPH04167450A (en) Wiring equipment for mounting semiconductor elements
JPS60137090A (en) Method of mounting 2-terminal electronic part on printed circuit board
JPH0297050A (en) Semiconductor integrated circuit
JPS63246887A (en) Surface mount component package