JPS6285435A - Semiconductor device - Google Patents

Semiconductor device

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JPS6285435A
JPS6285435A JP22651985A JP22651985A JPS6285435A JP S6285435 A JPS6285435 A JP S6285435A JP 22651985 A JP22651985 A JP 22651985A JP 22651985 A JP22651985 A JP 22651985A JP S6285435 A JPS6285435 A JP S6285435A
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JP
Japan
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film
passivation film
semiconductor device
thickness
electrode wiring
Prior art date
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Pending
Application number
JP22651985A
Other languages
Japanese (ja)
Inventor
Eisuke Tanaka
英祐 田中
Mitsuyoshi Nakamura
充善 中村
Katsuhiro Hirata
勝弘 平田
Shigeru Harada
繁 原田
Takeshi Noguchi
武志 野口
Hirotsugu Harada
原田 昿嗣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
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Publication of JPS6285435A publication Critical patent/JPS6285435A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To prevent the shape of electrode wirings from damaging and to simultaneously prevent a passivation film from cracking by forming the thickness of the passivation film 1.8mum or larger, thereby protecting the electrode wirings against the stress of a molding material. CONSTITUTION:The thickness of a passivation film 3 is set to 1.8mum or larger. For example, the film 3 is formed of a nitride film, the thickness is set to 1.0mum of the conventional value or lower to 0.8mum to eliminate the influence of the stress from a molding material 7 to the wirings 4 of electrodes. In other words, since the thickness of the film 3 is 1.8mum or larger, the wirings 4 are protected against the stress of the material 7, and the film 3 is prevented from cracking.

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は半導体装置に関し、特に半導体集積回路<I
C>で用いられているパッシベーション膜の改良に関す
るものである。
[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor device, and particularly to a semiconductor integrated circuit <I
This relates to improvements to the passivation film used in C>.

[従来の技術] 第2図を用いて従来のICチップの断面構造について説
明すると、半導体素子を含むシリコン基板1上に絶縁膜
2が形成されており、この絶縁膜上に、たとえばアルミ
ニウムからなる電極配線4が選択的に形成されている。
[Prior Art] The cross-sectional structure of a conventional IC chip will be explained with reference to FIG. 2. An insulating film 2 is formed on a silicon substrate 1 containing a semiconductor element. Electrode wiring 4 is selectively formed.

さらに、絶縁1112上および電極配線4上に1μm以
下の膜厚の薄膜からなるパッシベーション膜3が形成さ
れている。
Further, a passivation film 3 made of a thin film having a thickness of 1 μm or less is formed on the insulation 1112 and the electrode wiring 4.

このパッシベーション膜は半導体素子の吸湿等外部から
の影響をなくし、また各要素間の電気的絶縁を図るため
のものである。
The purpose of this passivation film is to eliminate external influences such as moisture absorption on the semiconductor element, and to provide electrical insulation between each element.

第3図は、モールド後のICの構造を示す断面図である
。図において、リードフレーム8上にソフトソルダ9に
よりシリコン基板1がはんだ付けされている。このソフ
トソルダ9はシリコン基板1に生じるストレスを解消す
るためのものである。
FIG. 3 is a sectional view showing the structure of the IC after molding. In the figure, a silicon substrate 1 is soldered onto a lead frame 8 using a soft solder 9. This soft solder 9 is for relieving stress generated on the silicon substrate 1.

パッシベーション膜3形成後、電極配線4上のパッシベ
ーション膜3がエツチングされて電極配線4とリード線
5とがワイヤボンド6で接続されており、リードフレー
ム8とソフトソルダ9とシリコン基板1と絶縁膜2と電
極配線4とパッシベーション膜3とワイヤボンド6とリ
ード線5の一部がモールド材7で封止されている。
After the passivation film 3 is formed, the passivation film 3 on the electrode wiring 4 is etched, and the electrode wiring 4 and the lead wire 5 are connected with a wire bond 6, and the lead frame 8, soft solder 9, silicon substrate 1, and insulating film are connected. 2, the electrode wiring 4, the passivation film 3, the wire bond 6, and a part of the lead wire 5 are sealed with a molding material 7.

このモールド材7は、ICチップが吸湿したり、外部か
ら機械的ダメージを受けたりするのを防ぐためのもので
ある。
This molding material 7 is for preventing the IC chip from absorbing moisture or receiving mechanical damage from the outside.

[発明が解決しようとする問題点コ ところで、従来のパッシベーション膜3の膜厚は前述し
たように7500人程度1ある。このため、モールド材
7による封止後、モールド材7からの応力がパッシベー
ション膜3と電極配置i!4とに加わると、これらが−
緒にスライドして電極配線4の形状破壊が生じ、さらに
、この形状破壊と同時にパッシベーション膜3には第4
図に示すようにクラック10が発生し、ICの耐湿性の
劣化を招くなどの問題点があった。
[Problems to be Solved by the Invention] By the way, the thickness of the conventional passivation film 3 is approximately 7500 mm1, as mentioned above. Therefore, after sealing with the molding material 7, stress from the molding material 7 is applied to the passivation film 3 and the electrode arrangement i! When added to 4 and 4, these are −
The shape of the electrode wiring 4 is destroyed by sliding together, and at the same time as this shape destruction, the passivation film 3 has a fourth
As shown in the figure, cracks 10 were generated, causing problems such as deterioration of the moisture resistance of the IC.

この発明は上記のような問題点を解消するためになされ
たもので、電極配線の形状破壊を防ぐと同時にパッシベ
ーション膜のクラックの発生を防ぐことができる半導体
装置を得ることを目的とする。
The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to obtain a semiconductor device that can prevent the destruction of the shape of electrode wiring and at the same time prevent the generation of cracks in the passivation film.

し問題点を解決するための手段] この発明にかかる半導体装置は、パッシベーション膜の
膜厚を1.8μm以上にしたものである。
Means for Solving Problems] A semiconductor device according to the present invention has a passivation film having a thickness of 1.8 μm or more.

[作用] この発明においては、パッシベーション膜の膜厚が1.
8μ−以上であるので、モールド材の応力から電極配線
が守られ、またパッシベーション膜のクラックの発生が
なくなる。
[Function] In this invention, the thickness of the passivation film is 1.
Since it is 8 μ- or more, the electrode wiring is protected from the stress of the molding material, and the passivation film is prevented from cracking.

[実施例] 上記の問題点を解決する手段として、■モールド材7の
材質を変えてICチップへの応力の低減を図る。■パッ
シベーション膜3のモールド材7からの応力に対する強
度を上げる。■電極配線4の材質の硬度を上げるなどが
あるが、この発明は■の手段を採用したものである。す
なわち、この発明の実施例においては、パッシベーショ
ン膜3を窒化膜とし、その膜厚を従来の1.0μm以下
から1.8μmにして、モールド材7からの応力が電極
配線4へ影響するのを排除している。
[Example] As a means to solve the above problems, (1) the material of the molding material 7 is changed to reduce stress on the IC chip; (2) Increasing the strength of the passivation film 3 against stress from the molding material 7. (2) Increasing the hardness of the material of the electrode wiring 4, etc., but this invention adopts the method (2). That is, in the embodiment of the present invention, the passivation film 3 is a nitride film, and its thickness is increased from the conventional 1.0 μm or less to 1.8 μm to prevent stress from the molding material 7 from affecting the electrode wiring 4. Excluded.

以下、この発明に至る実験例を第1図を用いて説明する
。第1図は、半導体装置のプラズマCVD窒化膜の膜厚
を種々変化させ、これら半導体装置に210サイクルの
温度サイクルをかけた場合のプラズマCVD窒化膜の膜
厚とその不良発生率との関係を示す実験結果である。こ
の実験例においては、電極配線4の材料としてアルミニ
ウムを用い、パッシベーション膜3としてプラズマCV
D(化学気相成長)装置により窒化膜を形成した。
Hereinafter, an experimental example leading to the present invention will be explained using FIG. 1. Figure 1 shows the relationship between the film thickness of the plasma CVD nitride film and its failure rate when the film thickness of the plasma CVD nitride film of semiconductor devices is varied and the semiconductor devices are subjected to 210 temperature cycles. These are the experimental results shown. In this experimental example, aluminum is used as the material of the electrode wiring 4, and plasma CVD is used as the passivation film 3.
A nitride film was formed using a D (chemical vapor deposition) apparatus.

そして、プラズマCVD窒1ヒ膜の膜厚は、0.70m
、1.0!1m、1.2t1m、1.5μm、1゜8μ
mの5条件に振分け、これら各膜を有する半導体装置に
210サイクルのm度サイクルをかけて、各条件でのプ
ラズマCVD窒化膜のクラック発生率の調査を行なった
。この実験結果より、モールド材7からの応力の電極配
線4への影響を排除し、プラズマCVD窒化膜のクラッ
ク発生に対して効果があるのは、プラズマCVD窒化膜
の膜厚が1.8μm以上の場合であることが判明した。
The thickness of the plasma CVD nitride film is 0.70m.
, 1.0!1m, 1.2t1m, 1.5μm, 1°8μ
The crack occurrence rate of the plasma CVD nitride film under each condition was investigated by subjecting the semiconductor device having each of these films to 210 m degree cycles. From this experimental result, it was found that a plasma CVD nitride film with a thickness of 1.8 μm or more is effective in eliminating the influence of stress from the molding material 7 on the electrode wiring 4 and preventing cracks in the plasma CVD nitride film. It turned out to be the case.

なお、上記実施例においては、パッシベーション膜がプ
ラズマCVD窒化膜である場合について説明したが、こ
の膜の代わりにプラズマCVD窒化膜やフラズマCVD
オキシナイトライド膜を用いてもよく、これらの場合に
も上記実施例と同様の効果を奏する。
In the above embodiments, the case where the passivation film is a plasma CVD nitride film has been described, but instead of this film, a plasma CVD nitride film or a plasma CVD nitride film may be used.
An oxynitride film may also be used, and the same effects as in the above embodiments can be achieved in these cases as well.

また、上記実施例では、問題の解決手段として、パッシ
ベーション膜の膜厚の改善について説明したが、上jホ
したように、応力の少ないモールド材−6= の開発、硬度の高い電極配線材料の採用によっても問題
解決に効果を奏する。
In addition, in the above example, improvement of the thickness of the passivation film was explained as a means to solve the problem. Recruitment is also effective in solving problems.

[発明の効果] 以上のようにこの発明によれば、パッシベーション膜の
膜厚を従来の1.0μ餉以下から1.8μm以上にした
ので、モールド材の応力から電極配線を守ってその形状
破壊を防ぐと同時にパッシベーション膜のクラックの発
生を防ぐことができる半導体装置を得ることができる。
[Effects of the Invention] As described above, according to the present invention, the thickness of the passivation film is increased from the conventional thickness of 1.0 μm or less to 1.8 μm or more, thereby protecting the electrode wiring from the stress of the molding material and preventing its shape from being destroyed. Accordingly, it is possible to obtain a semiconductor device that can prevent the occurrence of cracks in the passivation film.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、半導体装置のプラズマCVD窒化膜の膜厚を
種々変化させ、これら半導体装置に210サイクルの温
度サイクルをかけた場合のプラズマCVD窒化膜の膜厚
とその不良発生率との関係を示す実験結果である。 第2図は、ICチップの構造を示す断面図である。 第3図は、モールド後のICの構造を示す断面図である
。 第4図は、従来の半導体装置においてモールド材からの
応力によりパッシベーション膜にクラックが発生する様
子を示す図である。 図において、1はシリコン基板、2は絶縁膜、3はパッ
シベーション膜、4は電極配線、5はリード線、6はワ
イヤボンド、7はモールド材、8はリードフレーム、9
はソフトソルダ、10はクラックである。 なお、各図中向−符丹は同一または相当部分を示す。
Figure 1 shows the relationship between the film thickness of the plasma CVD nitride film and its failure rate when the film thickness of the plasma CVD nitride film of semiconductor devices is varied and the semiconductor devices are subjected to 210 temperature cycles. These are the experimental results shown. FIG. 2 is a cross-sectional view showing the structure of the IC chip. FIG. 3 is a sectional view showing the structure of the IC after molding. FIG. 4 is a diagram showing how cracks occur in a passivation film due to stress from a molding material in a conventional semiconductor device. In the figure, 1 is a silicon substrate, 2 is an insulating film, 3 is a passivation film, 4 is an electrode wiring, 5 is a lead wire, 6 is a wire bond, 7 is a molding material, 8 is a lead frame, 9
10 is soft solder and 10 is crack. It should be noted that the arrows in each figure indicate the same or corresponding parts.

Claims (6)

【特許請求の範囲】[Claims] (1)半導体素子を含む基板と、 前記基板上に形成される絶縁膜と、 前記絶縁膜上に選択的に形成される電極配線と、前記絶
縁膜上および前記電極配線上に形成されるパッシベーシ
ョン膜と、 前記基板と、前記絶縁膜と、前記電極配線と、前記パッ
シベーショ膜とを封止するモールド材とを備える半導体
装置において、 前記パッシベーション膜の膜厚を1.8μm以上にする
ことを特徴とする半導体装置。
(1) A substrate including a semiconductor element, an insulating film formed on the substrate, an electrode wiring selectively formed on the insulating film, and a passivation formed on the insulating film and the electrode wiring. A semiconductor device comprising: a molding material for sealing the substrate, the insulating film, the electrode wiring, and the passivation film, wherein the passivation film has a thickness of 1.8 μm or more. semiconductor device.
(2)前記基板はシリコン基板である特許請求の範囲第
1項記載の半導体装置。
(2) The semiconductor device according to claim 1, wherein the substrate is a silicon substrate.
(3)前記パッシベーション膜はプラズマCVD窒化膜
である特許請求の範囲第1項記載の半導体装置。
(3) The semiconductor device according to claim 1, wherein the passivation film is a plasma CVD nitride film.
(4)前記パッシベーション膜はプラズマCVD PS
G膜である特許請求の範囲第1項記載の半導体装置。
(4) The passivation film is plasma CVD PS
The semiconductor device according to claim 1, which is a G film.
(5)前記パッシベーション膜はプラズマオキシナイト
ライド膜である特許請求の範囲第1項記載の半導体装置
(5) The semiconductor device according to claim 1, wherein the passivation film is a plasma oxynitride film.
(6)前記電極配線はアルミニウムである特許請求の範
囲第1項記載の半導体装置。
(6) The semiconductor device according to claim 1, wherein the electrode wiring is made of aluminum.
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