JPS6274168A - Square calculation circuit - Google Patents
Square calculation circuitInfo
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- JPS6274168A JPS6274168A JP21373585A JP21373585A JPS6274168A JP S6274168 A JPS6274168 A JP S6274168A JP 21373585 A JP21373585 A JP 21373585A JP 21373585 A JP21373585 A JP 21373585A JP S6274168 A JPS6274168 A JP S6274168A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はアナログ演算回路に係り、特に周期波信号の実
効値を求める場合などに使用される二乗演算回路に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an analog arithmetic circuit, and more particularly to a square arithmetic circuit used for determining the effective value of a periodic wave signal.
集積回路化されたバイポーラトランジスタを用いた二乗
演算回路は、たとえば
ｒＥＬＥｃＴＲＯＮＩｃｓ ＬＥＴＴＥＲＳ １ ７
ｔｈ Ｏｃｔｏｂｅｒ １ ９ ７ ４Ｖｏｗ． １０
Ａ ２１ Ｐ． ４３９ 、 ４４０ Ｊに示されて
いる。A square calculation circuit using integrated bipolar transistors is, for example, rELEcTRONIcs LETTERS 1 7
th October 1 9 7 4Vow. 10
A 21 P. 439, 440 J.
即ち、第２図に示すように、入力電流端ノはｎ個（本例
では２個）のダイオード（それぞれダイオード接続され
たＮＰＮ形トランジスタからなる） Ｄｌ １ Ｄｌ
ｋ順方向に介して接地されると共Ｋ ＮＰＮ形トランジ
スタＱ，のベースに接続されている。このトランジスタ
Ｑ１のエミッタは、（ｎ−１）個（本例では１個）のダ
イオード（それぞれダイオード接続されたＮＰＮ形トラ
ンジスタからなる）Ｄ、を順方向に介して接地されてい
る。また、上記（ｎ−１）個のダイオードＤ、にはバイ
アス電流入力端２からバイアス電流■おが供給されるよ
うになっている。That is, as shown in FIG. 2, the input current terminal is connected to n (in this example, two) diodes (each consisting of a diode-connected NPN transistor) Dl 1 Dl
K is connected to the base of an NPN transistor Q, which is grounded through the forward direction. The emitter of this transistor Q1 is grounded through (n-1) (one in this example) diodes (each consisting of diode-connected NPN transistors) D in the forward direction. Further, the bias current (1) is supplied to the (n-1) diodes D from the bias current input terminal 2.
上記二乗演算回路において、入力電流端１の入力電流を
工□、トランジスタＱ１のコレクタ（電流出力端３）に
流れる出力電流を工。で表わすと、
の関係が成り立つ。ここで、二乗演算を簡単に行なうた
め、上式（１）において
ＩＢ′：））Ｉｏ ・・・（２）とする
ことによって
とすることができる。これによって、出力電流Ｉｏは入
力電流工、の二乗に正比例し、バイアス電流工、に逆比
例することになる。In the above square calculation circuit, the input current at the input current terminal 1 is calculated, and the output current flowing to the collector (current output terminal 3) of the transistor Q1 is calculated. When expressed as , the following relationship holds true. Here, in order to easily perform the squaring operation, the above equation (1) can be changed to IB':))Io (2). As a result, the output current Io is directly proportional to the square of the input current Io, and inversely proportional to the bias current Io.
しかし、上記したようにＩＢ）Ｉｏとするためには、必
要な出力電流Ｉ。の値に対して１００倍程度以上の・ぐ
イアスミ流■ｆｌを流す必要があり、無駄な電流消費が
多くなる。また、上記ＩＢ）Ｉｏの関係が十分に満足さ
れない場合には、両式（３）の近似度が低下し、二乗演
算を高精度に行なうことが不可能である。However, as mentioned above, in order to obtain IB)Io, the necessary output current I. It is necessary to flow approximately 100 times or more of the Guiasmi current (fl) compared to the value of , which results in a large amount of wasted current consumption. Furthermore, if the above relationship IB)Io is not fully satisfied, the degree of approximation of both equations (3) decreases, making it impossible to perform the square calculation with high precision.
本発明はＬ記の事情に鑑みてなされたもので、バイアス
電流と出力電流との関係が制限されずに高精度の二乗演
算が可能であり、無駄な電流消費を節約し得る二乗演算
回路を提供するものである。The present invention has been made in view of the circumstances described in item L, and provides a square calculation circuit that is capable of performing high-precision square calculation without limiting the relationship between bias current and output current, and that can save unnecessary current consumption. This is what we provide.
即ち、本発明の二乗演算回路は、入力電流が印加される
電流入力端と基底電位端との間に第１、第２のダイオー
ドをそれぞれ順方向にかつ直列に接続し、上記電流入力
端に第１のトランジスタのベースを接続し、このトラン
ジスタのコレクタを所定電位端に接続し、コレクタが電
流出力端となる第２のトランジスタのエミッタを基底電
位端に接続し、そのベースを前記第１のトランジスタの
エミッタに接続し、カレントミラー回路の入力側ダイオ
ードにバイアス電流を供給し、その出力側トランジスタ
を前記第１のトランジスタのエミッタと基底電位端との
間に接続してなることを特徴とするものである。That is, the square calculation circuit of the present invention connects first and second diodes in series in the forward direction between a current input terminal to which an input current is applied and a base potential terminal, and connects the first and second diodes in series to the current input terminal. The base of a first transistor is connected, the collector of this transistor is connected to a predetermined potential terminal, the emitter of a second transistor whose collector serves as a current output terminal is connected to a base potential terminal, and its base is connected to the first transistor. The transistor is connected to the emitter of the transistor, supplies a bias current to the input side diode of the current mirror circuit, and the output side transistor is connected between the emitter of the first transistor and the base potential terminal. It is something.
これによって、・ぐイアスミ流と出力電流との大きさ関
係に制限されることなく、入力電流の二乗に比例し、バ
イアス電流に逆比例した出力電流が高精度で得られるよ
うになり、大きなバイアス電流を必要としないので無駄
な電流消費を節約することができる。As a result, an output current that is proportional to the square of the input current and inversely proportional to the bias current can be obtained with high precision without being limited by the size relationship between the Guiasmi current and the output current. Since no current is required, unnecessary current consumption can be saved.
以下、図面を参照して本発明の一実施例を詳細に説明す
る。Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
第１図は集積回路化された二乗演算回路を示しており、
１は入力電流Ｉ□が印加される電流入力端、Ｄｌおよび
り、は上記電流入力端１と基底電位端（たとえば接地電
位端）との間に順方向の向きで直列に接続されたダイオ
ードであり、それぞれＮＰＮ形トランジスタのコレクタ
・ベース相互が接続（ダイオード接続）されてなる。Ｑ
、は上記電流入力端１にべースが接続されたＮＰＮ形の
第１のトランジスタであり、そのコレクタは所定電位端
（たとえばｖｃｅｔ源端）に接続されている。Ｑ、は上
記第１のトランジスタＱ１のエミッタにべースが接続さ
れた電流出力用のＮＰＮ形の第２のトランジスタであり
、そのコレクタは電流出力端３に接続されており、その
エミッタは前記基底電位端に接続されている。４はカレ
ントミラー回路であり、その入力側のダイオード（ＮＰ
Ｎ形トランジスタのコレクタ・ベース相互が接続されて
なる）Ｄ、のアノードがバイアス電流入力端２に接続さ
れ、そのカンードが前記基底電位端に接続されている。Figure 1 shows a square calculation circuit integrated into an integrated circuit.
1 is a current input terminal to which the input current I□ is applied, and Dl and RI are diodes connected in series in the forward direction between the current input terminal 1 and a base potential terminal (for example, a ground potential terminal). The collector and base of each NPN transistor are connected to each other (diode connection). Q
, is a first NPN transistor whose base is connected to the current input terminal 1, and whose collector is connected to a predetermined potential terminal (eg, vcet source terminal). Q is a second transistor of NPN type for current output whose base is connected to the emitter of the first transistor Q1, whose collector is connected to the current output terminal 3, and whose emitter is connected to the emitter of the first transistor Q1. Connected to the base potential end. 4 is a current mirror circuit, and a diode (NP
The anode of (D, in which the collector and base of N-type transistors are connected to each other) is connected to the bias current input terminal 2, and its cando is connected to the base potential terminal.
上記カレントミラー回路４の出力側のＮＰＮ形トランジ
スタＱ、は、ベースが上記入力側ダイオ−ドＤ３のアノ
ードに接続されており、コレクタ・エミッタ間が前記第
１のトランジスタＱ１のエミッタと基底電位端との間に
接続されている。The base of the NPN transistor Q on the output side of the current mirror circuit 4 is connected to the anode of the input side diode D3, and the collector-emitter is connected to the emitter of the first transistor Q1 and the base potential terminal. is connected between.
上記二乗演算回路においては、第１のトランジスタＱ、
のエミッタ電位、第２のトランジスタＱ、のベース・エ
ミッタ間電圧ｖＢＦ、により規定されており、第１のト
ランジスタＱ１のコレクタ電流ＩＣはカレントミラー回
路４の出力電流（これはカレントミラー回路４０入力電
流ＩＢに等しい）により規定される。したがって、第２
のトランジスタＱ２のコレクタ電流（出力電流■ｏ）は
、各トランジスタの電流増幅率ｈＦＢがり、。）１であ
るものとすれば次式で示される、即ち、上記二乗演算回
路によれば、従来例のようなＩＢ）工。の制限がなくて
も入力電流１１の二乗に比例すると共にバイアス電流■
、に逆比例する出力電流Ｉ。ｔｌ−精度良く出力するこ
とができ、従来のように大きな・々イアスミ流ＩＢヲ流
す必要がなくなり、無駄な電流消費を節約することがで
きる。In the above square calculation circuit, the first transistor Q,
and the base-emitter voltage vBF of the second transistor Q1, and the collector current IC of the first transistor Q1 is defined by the output current of the current mirror circuit 4 (this is the input current of the current mirror circuit 40). (equal to IB). Therefore, the second
The collector current (output current ■o) of the transistor Q2 is determined by the current amplification factor hFB of each transistor. ) 1, it is expressed by the following equation, that is, according to the above-mentioned square calculation circuit, IB) operation as in the conventional example. Even if there is no limit, the input current is proportional to the square of 11, and the bias current is
, the output current I is inversely proportional to . It is possible to output tl-accurately, and there is no need to flow a large IA current IB as in the conventional case, and unnecessary current consumption can be saved.
上述したように本発明の二乗演算回路によれば、バイア
ス電流と出力電流との関係が制限されずに高精度の二乗
演算が可能であり、無駄な電流消費全節約することがで
き、半導体集積回路に形成する場合に特に好適である。As described above, according to the square calculation circuit of the present invention, high-precision square calculation is possible without limiting the relationship between bias current and output current, and all unnecessary current consumption can be saved. It is particularly suitable for forming into a circuit.
第１図は本発明の二乗演算回路の一実施例を示す回路図
、第２図は従来の二乗演算回路を示す回路図である。
１・・・電流入力端、２・・・バイアス電流入力端、３
・・・電流出力端、４・・・カレントミラー回路、Ｄ、
、Ｄ、、Ｄ３ ・・・ダイオード、Ｑｓ、Ｑｔ ・・・
トランジスタ。FIG. 1 is a circuit diagram showing an embodiment of the square calculation circuit of the present invention, and FIG. 2 is a circuit diagram showing a conventional square calculation circuit. 1... Current input end, 2... Bias current input end, 3
...Current output end, 4...Current mirror circuit, D,
,D,,D3...Diode,Qs,Qt...
transistor.
Claims (2)
の間にそれぞれ順方向にかつ直列に接続された第１のダ
イオードおよび第２のダイオードと、前記電流入力端に
べースが接続され、コレクタが所定電位端に接続された
第１のトランジスタと、この第１のトランジスタのエミ
ッタにベースが接続され、コレクタが電流出力端に接続
され、エミッタが前記基底電位端に接続された第２のト
ランジスタと、入力側ダイオードにバイアス電流が供給
され、出力側トランジスタが前記第１のトランジスタの
エミッタと前記基底電位端との間に接続されたカレント
ミラー回路とを具備することを特徴とする二乗演算回路
。(1) A first diode and a second diode connected in series in the forward direction between a current input terminal to which an input current is applied and a base potential terminal, and a base connected to the current input terminal. a first transistor whose collector is connected to a predetermined potential end; a base is connected to the emitter of the first transistor; a collector is connected to the current output end; and an emitter is connected to the base potential end. The present invention is characterized by comprising a second transistor and a current mirror circuit whose input side diode is supplied with a bias current and whose output side transistor is connected between the emitter of the first transistor and the base potential terminal. square calculation circuit.
互が接続されたトランジスタからなり、これらのトラン
ジスタを含む全てのトランジスタが半導体集積回路に設
けられていることを特徴とする前記特許請求の範囲第１
項記載の二乗演算回路。(2) Each of the diodes is composed of a transistor whose collector and base are connected to each other, and all transistors including these transistors are provided in a semiconductor integrated circuit.
Square calculation circuit described in section.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21373585A JPS6274168A (en) | 1985-09-27 | 1985-09-27 | Square calculation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21373585A JPS6274168A (en) | 1985-09-27 | 1985-09-27 | Square calculation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6274168A true JPS6274168A (en) | 1987-04-04 |
Family
ID=16644135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21373585A Pending JPS6274168A (en) | 1985-09-27 | 1985-09-27 | Square calculation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6274168A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7486139B2 (en) | 2005-07-07 | 2009-02-03 | Panasonic Corporation | Variable transconductance circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5876970A (en) * | 1981-10-30 | 1983-05-10 | Toshiba Corp | Analog operating circuit |
-
1985
- 1985-09-27 JP JP21373585A patent/JPS6274168A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5876970A (en) * | 1981-10-30 | 1983-05-10 | Toshiba Corp | Analog operating circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7486139B2 (en) | 2005-07-07 | 2009-02-03 | Panasonic Corporation | Variable transconductance circuit |
| US7911274B2 (en) | 2005-07-07 | 2011-03-22 | Panasonic Corporation | Variable transconductance circuit |
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