JPS626534A

JPS626534A - テスト機能付カウンタ回路

Info

Publication number: JPS626534A
Application number: JP60145394A
Authority: JP
Inventors: Shigeki Yano; 矢野　茂喜; Katsuhiko Miyagawa; 宮川　勝彦
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1985-07-02
Filing date: 1985-07-02
Publication date: 1987-01-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は測定器、データ収集装置等に利用可能なデータ
サンプリング用のテスト機能付カウンタ回路に関する。

従来の技術従来、パルス数を計数するカウンタ回路においては１回
路のテスト機能が求められる場合がある。

第４図はテスト機能付きのカウンタ回路の従来例を示す
。

第４図では、入力パルスをカウンタ２の入力端子２１に
入力させ、カウンタ２の出力をセット入力３１によりシ
フトレジスタ３にロードした後、シフトレジスタ３↓こ
クロック入力３２を供給して直列の出力３３を取り出す
ことが出来る。１はデータサンプリングと回路テスト入
力との切換回路で、データをサンプリングする時は、デ
ータ入力用カウントイネーブル信号１２を“Ｈ″にする
と共にテスト入力用カウントイネーブル信号１４をｕ　
Ｌ　ｔｐにすることにより、データ入力ｉｔがカウンタ
２へ入力される。また、回路テストの時には、前記イネ
ーブル信号１２，１４をそれぞれ“Ｌ”　ｉｔ　Ｈ１１
することによりテスト用入力１３がカウンタ２へ入力さ
れ、このテスト用人力１３に既知のパルス数を入力する
ようにしておけば、シフトレジスタ３からの出力と既知
のパルス数とを照合することにより、カウンタ２および
シフトレジスタ３の動作をテストすることができる。２
２はカウンタ２のクリア入力である。第５図は第４図の
タイミングチャート図である。

発明が解決しようとする問題点このような従来の構成では、制御用入力が６人力必要で
あり、複数の系統のデータ入力を同時にサンプリングし
ようとする際に、制御用入力信号線もそれに比例して増
加し、構成が複雑になるという問題がある。

本発明は制御用入力数を従来よりも減少できるテスト機
能付きカウンタ回路を提供することを目的とする。

問題点を解決するための手段本発明のテスト機能付きカウンタ回路は、データサンプ
リング用のカウンタと、上記カウンタの並列出力を直列
変換するシフトレジスタと、上記カウンタへのデータサ
ンプリング入力とテスト入力とを切換える切換回路と、
データサンプリングの終了後は上記カウンタを自動的に
クリアするクリア回路とを設けたことを特徴とする。

作用この構成によると、クリア入力を設けずとも、データサ
ンプリングの終了後にカウンタを自動的にクリアできる
ため、従来よりも少ない制御用入力数でテスト機能付カ
ウンタ回路を実現できる。

実施例以下、本発明の実施例を第１図〜第３図に基づいて説明
する。第１図は本発明の第１の実施例を示し、第２図は
そのタイミングチャートである。

第１図において、４１はデータ人力４２とテスト入力４
３との切換回路、４４はデータ入力用カウントイネーブ
ル信号である。４６はカウンタで、４７はカウンタ４６
の計数入力、４８はカウンタ４６のクリア信号、４９ａ
、４９ｂ・・・はカウンタ４６の出力である。５０はシ
フトレジスタで、５１はシフトレジスタ５０のセット入
力、５２はシフトレジスタ５０のシフト入力、５３はシ
フトレジスタ５０の直列出力である。５４はカウンタ４
６のクリア回路で、５５は単安定回路で、５６はその出
力を表わしている。また、Ｇ工はＮＡＮＤゲート、Ｇ２
とＧ７はＮＯＲゲート、Ｇ、とＧ、はＯＲゲート、Ｇ４
とＧ、はインバータである。

次に第１図の構成を第２図に基づいて説明する。

計数入力４７には、カウントイネーブル信号４４がＨ”
の時にはデータ人力４２のパルスが、また、カウントイ
ネーブル信号４４がＬ”の時にはテスト人力１２のパル
スが発生する。まず、データサンプリング時の動作につ
いて説明すると、カウントイネーブル信号４４をＬＩ　
ＨＴＴとすることにより、カウンタ４６のクリア信号４
８は“Ｌ　＋ｓとなり、カウンタ４６は計数人力４７の
パルス数に応じてカウントアツプされ、出力４９ａ、４
９ｂ・・・に出力され、シフトレジスタ５０のセット人
力５１は“Ｌ″であるのでシフトレジスタ５０に逐次セ
ットされる。サンプリング時間が終了すればカウントイ
ネーブル信号４４を“Ｌ”とすることにより、シフトレ
ジスタ５０のセット人力５１はｔｇＨ″′となり、その
直前のデータ入力が保持される。シフトレジスタ５０の
シフト人力５２にクロック信号を入力させることにより
、保持されていたデータは直列信号となって直列出力Ｓ
３より出力される。カウンタ４６には上記のサンプリン
グ時間にカウントしたデータが保持されているが、カウ
ントイネーブル信号４４がＩｔ、　Ｌ　Ｉｔになってか
ら時間Ｔが経過した時点で単安定回路５５の出力５６が
変化してカウンタ４６のクリア信号４８が“ＨＴｔにな
るので、データがクリアされて所期状態となり、次のサ
ンプリングが可能な状態となる。

次に回路テスト時においては、イネーブル信号４５と４
４をそれぞれ“Ｈ”と“Ｌ”にすることにより、カウン
タ４６のクリア信号４８は″Ｌ”となり、テスト人力４
３をカウンタ４６へ入力することができ。

その時シフトレジスタ５０のセット人力５１は１１　Ｌ
”となるので、シフトレジスタ５０に逐次セットされる
０回路テストの入力が終了すれば、イネーブル信号４５
を“Ｌ　ＩＩとすることにより、シフトレジスタ５０の
セット入力５１はＨ”となり、その直前のデータが保持
される。シフトレジスタ５０のシフト入力５２にクロッ
クを入力させることにより、保持されていたデータは直
列信号となって直列出力端子５３より出力され、入力し
たテスト用パルス数と照合することにより、回路の動作
をテストすることができる。カウンタ４６には上記のテ
スト時間にカウントしたデータが保持されているが、カ
ウントイネーブル信号４５が“Ｌ　Ｉ＋になってから時
間Ｔが経過した時点でカウンタ４６がクリアされ、初期
状態となる。

第３図は第２実施例の要部構成を示す。ここでは複数系
統のパルス入力を同時にカウントを行なう際の実施例で
ある。この例では上記第１実施例に示したカウンタ回路
をＡ、Ｂ、Ｃ，Ｄの４系統使用し、４系統全体をカウン
トイネーブル信号４４゜４５、テスト人力４３およびシ
フトレジスタのシフト用人力５２の４人力を共用化して
いる。各系統はマルチプレクサ５７の系統選択入力信号
５８．５９により。

随時選択される。

発明の効果以上の説明から明らかなように本発明によるカウンタ回
路は、サンプリングの終了後には自動的にクリアされる
ため、複数の系統のパルス入力を同時にカウントする場
合でも制御入力信号が少ないので、マイクロプロセッサ
などに接続することが容易であり、有用である。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図。第２図は第１図のタイミングチャート図、第３図は第２
の実施例のブロック図、第４図は従来例のブロック図、
第５図は第４図のタイミングチャート図である。４１・・・切換回路、４２・・・データ入力、４３・・
・テスト入力、４４・・・データ入力用カウントイネー
ブル信号、４５・・・テスト入力用カウントイネーブル
信号、４６・・・カウンタ、４７・・・計数入力、４８
・・・クリア信号、５０・・・シフトレジスタ、５１・
・・セット入力、５２・・・シフト入力、５４・・・ク
リア回路、５５・・・単安楚回路代理人　　　森　　本
　　義　　弘第３図第４図第５図（Ω）

Claims

【特許請求の範囲】

１、データサンプリング用のカウンタと、上記カウンタ
の並列出力を直列変換するシフトレジスタと、上記カウ
ンタへのデータサンプリング入力とテスト入力とを切換
える切換回路と、データサンプリングの終了後は上記カ
ウンタを自動的にクリアするクリア回路とを設けたテス
ト機能付カウンタ回路。