JPS6263325A - 電源異常処理方式 - Google Patents

電源異常処理方式

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Publication number
JPS6263325A
JPS6263325A JP60202841A JP20284185A JPS6263325A JP S6263325 A JPS6263325 A JP S6263325A JP 60202841 A JP60202841 A JP 60202841A JP 20284185 A JP20284185 A JP 20284185A JP S6263325 A JPS6263325 A JP S6263325A
Authority
JP
Japan
Prior art keywords
power supply
setting
signal
pfl
power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60202841A
Other languages
English (en)
Inventor
Noboru Yamamoto
昇 山本
Toshiaki Ihi
俊明 井比
Morihiro Kamitate
神館 盛弘
Kazuyuki Mitsuishi
三石 和幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP60202841A priority Critical patent/JPS6263325A/ja
Publication of JPS6263325A publication Critical patent/JPS6263325A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は各々電源を備えた複数の装置で構成されるシス
テムの電源異常処理方式であって、電源異常処理モード
の設定手段を設け、電源異常の発生した電源で動作する
機能に対応して、システムの強制停止モードと縮退運転
モードとを選択する電源異常処理方式を提供する。
〔産業上の利用分野〕
本発明は電源異常処理方式の改良に関する。
近年、コンピュータ応用システムの大規模化。
多様化の進展に伴い、システムの主制御部を主体とする
基本部と、外部記憶とかI10インタフェース等の拡張
部とをそれぞれ個別の筺体に収納して対応せしめるよう
になっている。
上記筺体には各々電源装置が設けられるとともに基本部
で監視されており、その電源に異常が発生したときはそ
の筺体の機能に対応してシステムの強制停止とか縮退運
転等の異常処理が行われる。
しかしシステム構成は多様化するとともに拡張。
変更されることもあり、基本部でその都度異常処理モー
ドを設定2選択することは経済的にも大きな負担であっ
た。   。
そのため、システム構成に対応し得る異常処理方式が求
められている。
〔従来の技術〕
第2図(al〜(C)にシステム構成例を示す。
第2図(a)は基本部のみでシステムを構成した場合を
示し、主制御部CPU2、フロッピーディスクFPD3
、外部記憶DISK4、外部端末を接続し入出力制御す
るワークステーションコントローラWC5、ホストコン
ピュータと接続するネットワークコントローラNG6等
より構成され、電源盤8とともに基本筺体1 (以下基
本部1と称する)に収納されている。
上記電源盤8は基本部1の電源部と電源制御部9より構
成され、電源部は異常が発生したとき所定時間直流(D
C)電圧を保持する機能を、また電源制御部9は操作部
7からのスイッチ操作により電源をオンオフする機能お
よび電源の異常を検出しCPU2に割込み信号を送出す
る機能を備えている。
この割込み信号を受けたCPU2は、第2図(dl電源
異常処理タイムチャート図に示す異常処理を行った後、
DC電源をオフしてシステムの強制停止を行う。即ち、 DC電圧が保持されている間に走行中の動作を停止せし
めるともに、DISK4がアクセス中であれば、そのセ
クタ処理の後アクセスの強制停止を行い、各部をリセッ
トしてDC電源をオフとする。
以上の処理の結果、電源回復後は自動的にシステムが立
ち上がるようになっている。
第2図(b)は基本部の各部機能が拡大し、DisK4
が拡張部に収納された場合(拡張l)を示すもので、拡
張部属体10にはDISK4の他、DISKd用の電源
盤11 (電源制御部12を含む)を備える。
拡張部の電源盤11は基本部9によりオンオフされると
もに、電源異常検出手段を備え、電源異常信号(以下P
FL信号)を基本部の電源制御部9に送出している。
この拡張部のPFL信号は基本部のPFL信号とともに
CPU2に通知され、前述の電源異常処理が行われる。
第2図(C)は他の拡張例(拡張2)を示したもので、
筺体13には旧システム(旧システム13と称する)が
収納されており、新システム14に管理されている。
このようなシステムにおいては、旧システム13を切り
離して運転(縮退運転)可能な場合が多く、旧システム
に電源異常が発生しても前記異常処理は行わず、旧シス
テム13の動作停止をアダプタ(ADP)15経由で検
出して縮退運転モードに入る。
以上の例に示すように、その筺体の電源異常によりシス
テムの強制停止モードにするか、縮退運転モードにする
か、システム構成即ち、各筺体の備える機能によって異
なっている。
強制停止モードのときはPFL信号を基本部の電源制御
部9で監視する必要があり、システム構築ごとにPFL
信号wAh<処理されている。
〔発明が解決しようとする問題点〕
前述のごとく複数の筺体に各部機能を収容してシステム
を構成する場合、各筺体の電源異常発生時における処理
方法を各筺体の機能に基づいて決定し、それに従って各
都電源のPFL信号線の処理を行っていた。
またシステム変更、拡張があり、電源異常処理が変更さ
れた場合、その都度PFL信号線の処理を行う必要があ
った。
本発明は上記問題点に鑑み、システムに対応して簡易に
異常処理手段を設定する電源異常処理方式を提供するこ
とを目的とする。
〔問題点を解決するための手段〕
上記目的のため、本発明の電源異常処理方式は第1図に
示すように、 強制停止モード(第1の電源異常処理モード)と縮退運
転モード(第2の電源異常処理モードとの両モードで動
作するデータ処理システムにおいて、 各部電源の送出する電源異常検出信号を開閉する設定手
段(17,18)を有する監視手段を複数組設け、 前記各部電源の異常検出信号を前記監視手段に接続する
とともに、前記設定手段により第1.第2の電源異常処
理モードを選択するものである。
〔作用〕
即ち、第1図(alに示すように、異常信号を開閉する
ゲート17を設けるとともに、その開閉を設定する設定
スイッチ18を設ける。
以上の手段を基本部に複数組設け、拡張部の異常信号線
を接続すれば、電源異常処理モードを設定スイッチI8
により選択することができる。
即ち、第1の電源異常処理モードを選択する場合は電源
異常信号を通過せしめるよう設定スイッチ18をオフと
し、第2の電源異常処理手段を行う場合は設定スイッチ
18をオンとしてその異常信号を遮断する。
上記通過した信号はオア回路16によりオアされてCP
Uに割込み信号として通知され、前述の異常処理により
システムが強制停止され、前記遮断された場合はその拡
張部は切離されて縮退運転に入る。
上記設定手段は基本部に複数組設けられ、システム構成
に対応して設定することができるため、共通化、拡張性
の優れた異常処理が可能となる。
〔実施例〕
本発明の詳細を第1図に示す実施例に従って説明する。
第1図(blは実施例のシステム構成図、第1図(C)
は電源異常処理フローチャート図である。
基本部には第1図(alに示す設定手段が複数組設けら
れ、第1図(b)に示すように基本部1と各拡張部19
〜20との間で、PFL信号と電源オンオフ信号とが接
続され、前記設定手段により電源処理モードが設定され
る。
電源異常処理動作は以下のように行われる。
(1)電源異常が発生したときPFL信号が基本部1に
送出される。
(2)設定スイッチ18スイツチオフのときは基本部1
にPFL信号は監視され、異常発生時に前記強制停止モ
ードによりすべての電源にオフ指令が送出されてシステ
ムを停止する。
(3)設定スイッチ18オンの場合は基本部1に検知さ
れず、当該筺体に収納されている機能が停止して縮退運
転が行われる。
以上説明のごとく、基本部lに拡張筺体数に対応した設
定手段を設け、PFL信号線をこれに接続して設定する
のみで所定の電源処理モードが選択できるとともに、拡
張部の機能の変更等があった場合は設定スイッチ18に
よる設定のみで容易に対応できる。
〔発明の効果〕 以上説明したように、本発明は基本部電源盤に電源異常
信号の取込みを設定するスイッチ手段を設け、システム
構成に′従って、各々強制停止とするか縮退運転とする
かを設定するもので、共通設計が可能になるとともに、
システム構成に対応してフレキシブルな対応ができる効
果がある。
【図面の簡単な説明】
“ 第1図(a)は本発明の設定手段ブロック図、第1
図(b)は実施例のシステム構成図、第1図(C)は電
源異常処理フローチャート図、第2図(a)は基本部の
構成図、 第2図(b)は拡張1の構成図、 第2図(C1は拡張2の構成図、 第2図(d)は電源異常処理タイムチャート図、である
。図中、 1は基本筺体で基本部、 2は中央処理装置CPU、 3はフロッピィディスクFPD。 4はディスクDISK。 5はワークステーションコントローラWCl6はネット
ワークコ・ントローラNC。 7は操作盤、     8は電源盤、 9は電源制御部、   10は拡張部の筺体、11は拡
張部10の電源− 12は拡張部10の電源制御部、 13は旧システム体、  14は新システム、15はA
DP、      16はオア回路、17はゲート、 
    18は設定スイッチ、19.20は拡張部、 である。

Claims (1)

  1. 【特許請求の範囲】 各々自己の電源異常検出手段を有する電源を備える複数
    の筺体より構成され、各部機能を強制終了せしめる第1
    の電源異常処理モードと、異常が発生した該電源の属す
    る機能を切離して縮退運転処理を行う第2の電源異常処
    理モードとの両モードで動作するデータ処理システムに
    おいて、各部電源の送出する電源異常検出信号を開閉す
    る設定手段(17、18)を有する監視手段を複数組設
    け、 前記各部電源の異常検出信号を前記監視手段に接続する
    とともに、前記設定手段により第1、第2の電源異常処
    理モードを選択することを特徴とする電源異常処理方式
JP60202841A 1985-09-13 1985-09-13 電源異常処理方式 Pending JPS6263325A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60202841A JPS6263325A (ja) 1985-09-13 1985-09-13 電源異常処理方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60202841A JPS6263325A (ja) 1985-09-13 1985-09-13 電源異常処理方式

Publications (1)

Publication Number Publication Date
JPS6263325A true JPS6263325A (ja) 1987-03-20

Family

ID=16464075

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60202841A Pending JPS6263325A (ja) 1985-09-13 1985-09-13 電源異常処理方式

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JP (1) JPS6263325A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0261712A (ja) * 1988-08-26 1990-03-01 Fujitsu Ltd 電源制御装置
JPH02275240A (ja) * 1989-04-14 1990-11-09 Toto Ltd 給湯機の制御装置
JP2008090352A (ja) * 2006-09-29 2008-04-17 Hitachi Ltd 記憶制御装置
JP2008203951A (ja) * 2007-02-16 2008-09-04 Hitachi Ltd 記憶制御装置

Cited By (4)

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JP2008090352A (ja) * 2006-09-29 2008-04-17 Hitachi Ltd 記憶制御装置
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