JPS62583B2 - - Google Patents
Info
- Publication number
- JPS62583B2 JPS62583B2 JP8409182A JP8409182A JPS62583B2 JP S62583 B2 JPS62583 B2 JP S62583B2 JP 8409182 A JP8409182 A JP 8409182A JP 8409182 A JP8409182 A JP 8409182A JP S62583 B2 JPS62583 B2 JP S62583B2
- Authority
- JP
- Japan
- Prior art keywords
- plate
- conductor
- substrate
- pattern
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004020 conductor Substances 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 238000001465 metallisation Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structure Of Printed Boards (AREA)
Description
【発明の詳細な説明】
本発明の分野
本発明は、半導体チツプの実装に係り、更に具
体的に云えば、基板に導体端部の反復パターンが
設けられ、各パターンは種々の異なるチツプを受
入れ得る領域を限定しているチツプ・パツケージ
に係る。上記導体端部は、同一パターン内及び隣
接パターン間を接続する様に配線されている。こ
れは、多くの異なる組合せのチツプを受入れる様
に共通基板を個性化することを可能にする。
体的に云えば、基板に導体端部の反復パターンが
設けられ、各パターンは種々の異なるチツプを受
入れ得る領域を限定しているチツプ・パツケージ
に係る。上記導体端部は、同一パターン内及び隣
接パターン間を接続する様に配線されている。こ
れは、多くの異なる組合せのチツプを受入れる様
に共通基板を個性化することを可能にする。
先行技術
半導体技術の発展に於て、チツプの実装は益々
その重要性を増している。１つのチツプ上に配置
され得る回路の数は、任意の所与のチツプの機能
の数と同様に、著しく増加している。主にメモリ
であるチツプ、主に論理であるチツプ、そして論
理とメモリとが混つているチツプがある。小型化
が進むに従つて、多数の異なるチツプ及び異なる
組合せのチツプを単一の基板上に配置することが
増々望まれている。このチツプ又は基板のパツケ
ージは装置の種々の部分に単体として挿入され得
る。
その重要性を増している。１つのチツプ上に配置
され得る回路の数は、任意の所与のチツプの機能
の数と同様に、著しく増加している。主にメモリ
であるチツプ、主に論理であるチツプ、そして論
理とメモリとが混つているチツプがある。小型化
が進むに従つて、多数の異なるチツプ及び異なる
組合せのチツプを単一の基板上に配置することが
増々望まれている。このチツプ又は基板のパツケ
ージは装置の種々の部分に単体として挿入され得
る。
しかしながら、従来技術に於ては、異なる組合
せのチツプを有する各モジユールは、各組合せの
チツプに特定の設計の基板を有さねばならなかつ
た。単一のチツプのモジユールの場合でも、異な
るチツプは各々、その所与のチツプに特有な異な
る基板を必要とした。或る所与のチツプ又は特定
の組合せのチツプのための基板を設けるための従
来技術の例は、埋込まれた配線を有する基板を形
成するための１技術を開示している米国特許第４
202007号及び第4193082号の明細書、並びに異な
る技術を開示しているIBM Technical
Disclosure Bulletin、第22巻、第５号、1979年10
月、第1841頁乃至第1842頁に記載されている。し
かしながら、この従来技術は所定のチツプ又はチ
ツプの組合せを受入れる基板を形成するための技
術しか示していない。各々のチツプ及び各々の異
なる組合せのチツプのための異なる基板を設計、
製造及び蓄積する必要性は、著しくコストを増加
させる。
せのチツプを有する各モジユールは、各組合せの
チツプに特定の設計の基板を有さねばならなかつ
た。単一のチツプのモジユールの場合でも、異な
るチツプは各々、その所与のチツプに特有な異な
る基板を必要とした。或る所与のチツプ又は特定
の組合せのチツプのための基板を設けるための従
来技術の例は、埋込まれた配線を有する基板を形
成するための１技術を開示している米国特許第４
202007号及び第4193082号の明細書、並びに異な
る技術を開示しているIBM Technical
Disclosure Bulletin、第22巻、第５号、1979年10
月、第1841頁乃至第1842頁に記載されている。し
かしながら、この従来技術は所定のチツプ又はチ
ツプの組合せを受入れる基板を形成するための技
術しか示していない。各々のチツプ及び各々の異
なる組合せのチツプのための異なる基板を設計、
製造及び蓄積する必要性は、著しくコストを増加
させる。
本発明の要旨
従つて、本発明の目的は、異なる複数のチツプ
の各々に適合し得る導体パターンをもつチツプ装
着用基板を提供することにある。
の各々に適合し得る導体パターンをもつチツプ装
着用基板を提供することにある。
本発明の別の目的は、個々のチツプに対する、
あるいはチツプ間の接続ラインが占める領域を低
減することにある。
あるいはチツプ間の接続ラインが占める領域を低
減することにある。
上記目的は、異なる導体パターンを形成された
長方形状の、複数の絶縁性の薄板を接合してチツ
プ装着用基板を形成することにより達成される。
すなわち、そのような薄板のうちのあるものは、
チツプ装着面となるべき上面からその一端が出発
し、他端が上面に戻るような第１の導体パターン
を形成されてなり、チツプ装着面に装着されたチ
ツプの端子間を接続するために使用される。ま
た、そのような薄板のうちの別のものは、チツプ
装着面となるべき上面からその一端が出発し、他
端が、Ｉ／Ｏ取付領域となるべき底面に達するよ
うな、上記第１の導体パターンとは異なる第２の
導体パターンを形成されてなり、チツプをＩ／Ｏ
端子に接続するために使用される。
長方形状の、複数の絶縁性の薄板を接合してチツ
プ装着用基板を形成することにより達成される。
すなわち、そのような薄板のうちのあるものは、
チツプ装着面となるべき上面からその一端が出発
し、他端が上面に戻るような第１の導体パターン
を形成されてなり、チツプ装着面に装着されたチ
ツプの端子間を接続するために使用される。ま
た、そのような薄板のうちの別のものは、チツプ
装着面となるべき上面からその一端が出発し、他
端が、Ｉ／Ｏ取付領域となるべき底面に達するよ
うな、上記第１の導体パターンとは異なる第２の
導体パターンを形成されてなり、チツプをＩ／Ｏ
端子に接続するために使用される。
尚、上記複数の薄板間には、チツプ装着面上に
おける導体パターンの一端の間隔を調節するた
め、導体パターンを有さない長方形状の絶縁性薄
板が適宜介在配置される。
おける導体パターンの一端の間隔を調節するた
め、導体パターンを有さない長方形状の絶縁性薄
板が適宜介在配置される。
上記のような本発明の構成によれば、装着され
るチツプの位置に応じて異なる導体パターンが利
用可能であるため、基板の設計者に著しい便宜を
与える。
るチツプの位置に応じて異なる導体パターンが利
用可能であるため、基板の設計者に著しい便宜を
与える。
すなわち、互いに接続すべき２つのチツプは、
前記第１の導体パターンをもつ薄板付近に配置さ
れる。また、直接Ｉ／Ｏピンに接続すべきチツプ
は前記第２の導体パターンをもつ薄板付近に配置
される。これにより、従来の構成においてはチツ
プ装着面上の導体ラインにより実現しなくてはな
らなかつたチツプ個性化のための配線が、異なる
パターンをもつ薄板に対するチツプの位置決めに
より大幅に削減されることが理解されよう。
前記第１の導体パターンをもつ薄板付近に配置さ
れる。また、直接Ｉ／Ｏピンに接続すべきチツプ
は前記第２の導体パターンをもつ薄板付近に配置
される。これにより、従来の構成においてはチツ
プ装着面上の導体ラインにより実現しなくてはな
らなかつたチツプ個性化のための配線が、異なる
パターンをもつ薄板に対するチツプの位置決めに
より大幅に削減されることが理解されよう。
この利点は、第１または第２の導体パターンを
もつ薄板において、それぞれ、チツプに装着すべ
き導体パターンの端部の間の間隔を、個々のチツ
プに適合するように異ならせた複数の異なる薄板
を用意することにより一層高められる。
もつ薄板において、それぞれ、チツプに装着すべ
き導体パターンの端部の間の間隔を、個々のチツ
プに適合するように異ならせた複数の異なる薄板
を用意することにより一層高められる。
本発明の好実施例
第１図は、表面で終端している導体の端部の２
つの反復パターンを有する基板を示している。そ
の基板は説明のために２つの反復パターンを有す
る様に示されているが、更に反復パターンを設け
ることによつてより長く形成され得ることを理解
されたい。
つの反復パターンを有する基板を示している。そ
の基板は説明のために２つの反復パターンを有す
る様に示されているが、更に反復パターンを設け
ることによつてより長く形成され得ることを理解
されたい。
基板１０は、第５図に幾つか示されている複数
の異なる薄板１２ａ，１２ｂ，１２ｃ及び１２ｄ
から形成されている。その薄板はグリーン（未硬
化）・セラミツク又は他の誘電体材料の薄いシー
トである。異なる薄板１２ａ，１２ｃ及び１２ｄ
は、それらの面に形成された電気的導体１４ａ，
１４ｃ及び１４ｄを各々有している。導体１４ａ
及び14cは、薄板の上端から始まり、該上端より
下方の面に沿つて延びて、再び上端に戻つてい
る。導体１４ｄは、薄板の上端から上記面に沿つ
て下端へ延びている。薄板の幾つか即ち薄板１２
ｂは何ら導体を有していなくてもよく、導体端部
の横方向の間隔を制御する。
の異なる薄板１２ａ，１２ｂ，１２ｃ及び１２ｄ
から形成されている。その薄板はグリーン（未硬
化）・セラミツク又は他の誘電体材料の薄いシー
トである。異なる薄板１２ａ，１２ｃ及び１２ｄ
は、それらの面に形成された電気的導体１４ａ，
１４ｃ及び１４ｄを各々有している。導体１４ａ
及び14cは、薄板の上端から始まり、該上端より
下方の面に沿つて延びて、再び上端に戻つてい
る。導体１４ｄは、薄板の上端から上記面に沿つ
て下端へ延びている。薄板の幾つか即ち薄板１２
ｂは何ら導体を有していなくてもよく、導体端部
の横方向の間隔を制御する。
導体を有する薄板及び導体を有しない薄板の両
方を含む必要な数の薄板が、導体の側が同一方向
に向く様に面と面とを合わせて組立てられて、基
板１０を形成し、それらの上端はチツプ装着面１
６そしてそれらの下端は裏面１８を形成する。組
立てられたセラミツクの薄板は従来の方法で硬化
されて単一の構造体を形成する。上記薄板を形成
そして上記薄板から上記基板を形成する方法はこ
の分野に於て周知であり、本出願人所有の前述の
米国特許第4202007号及び第419308２号の明細書
に記載されている。
方を含む必要な数の薄板が、導体の側が同一方向
に向く様に面と面とを合わせて組立てられて、基
板１０を形成し、それらの上端はチツプ装着面１
６そしてそれらの下端は裏面１８を形成する。組
立てられたセラミツクの薄板は従来の方法で硬化
されて単一の構造体を形成する。上記薄板を形成
そして上記薄板から上記基板を形成する方法はこ
の分野に於て周知であり、本出願人所有の前述の
米国特許第4202007号及び第419308２号の明細書
に記載されている。
第１図に示されている如く、その完成された基
板は、導体端部を何ら有していない帯状領域２２
により離隔されている２つの導体端部パターン２
０をその上面に有している。第１図に於て、チツ
プ装着面の導体端部は、それらの形状に略近いダ
ツシユ記号（−）として示されている。後述され
る如く、表面導体が導体端部に接続している場合
には、その接続はダツシユ記号を囲む円によつて
示されている。各々の導体は第１図の左側に
14a，１４ｃ及び１４ｄにより示されている。同
一の水平線上の各ダツシユ記号は同一の薄板上に
ある。相互接続パターンは第２図、第３図及び第
４図から決定され得る。この技術を用いた場合、
パターン２０と導体を何ら有していない帯状領域
２２とが交互に何度も反復され得る。
板は、導体端部を何ら有していない帯状領域２２
により離隔されている２つの導体端部パターン２
０をその上面に有している。第１図に於て、チツ
プ装着面の導体端部は、それらの形状に略近いダ
ツシユ記号（−）として示されている。後述され
る如く、表面導体が導体端部に接続している場合
には、その接続はダツシユ記号を囲む円によつて
示されている。各々の導体は第１図の左側に
14a，１４ｃ及び１４ｄにより示されている。同
一の水平線上の各ダツシユ記号は同一の薄板上に
ある。相互接続パターンは第２図、第３図及び第
４図から決定され得る。この技術を用いた場合、
パターン２０と導体を何ら有していない帯状領域
２２とが交互に何度も反復され得る。
各パターン２０内の導体端部は、チツプ装着領
域を設けるためにパターン内にスペースが設けら
れる様な間隔で配置される。それらのチツプ装着
領域は、半導体チツプのフリツプ・チツプ接続並
びにチツプ装着金属パツド２４及び／若しくは導
体端部を接続するための表面導体即ち表面配線２
６のフリツプ・チツプ接続に適するチツプ装着金
属パツド２４を収容し得る。（この配置は又、配
線接続又は他の型のチツプ接続にも用いられ得
る。）これらのパツド２４は、基板上に装着され
て従来のはんだによるフリツプ・チツプ接続技術
により該基板に相互接続されるべく選択されたチ
ツプを収容する様に、チツプ装着領域内に配置さ
れ得る。基板上に用いられるべく選択された種々
の必要なチツプを収容するために、多くの異なる
配置のチツプ装着パツド２４又は表面導体が各パ
ターンに設けられ得る。従つて、これは、広範囲
の種々のチツプを収容する様に単一の基板を個性
化することを可能にする。２つの隣接パターン２
０に於ては、４つのチツプ２８，３０，３２及び
３４が示されている。
域を設けるためにパターン内にスペースが設けら
れる様な間隔で配置される。それらのチツプ装着
領域は、半導体チツプのフリツプ・チツプ接続並
びにチツプ装着金属パツド２４及び／若しくは導
体端部を接続するための表面導体即ち表面配線２
６のフリツプ・チツプ接続に適するチツプ装着金
属パツド２４を収容し得る。（この配置は又、配
線接続又は他の型のチツプ接続にも用いられ得
る。）これらのパツド２４は、基板上に装着され
て従来のはんだによるフリツプ・チツプ接続技術
により該基板に相互接続されるべく選択されたチ
ツプを収容する様に、チツプ装着領域内に配置さ
れ得る。基板上に用いられるべく選択された種々
の必要なチツプを収容するために、多くの異なる
配置のチツプ装着パツド２４又は表面導体が各パ
ターンに設けられ得る。従つて、これは、広範囲
の種々のチツプを収容する様に単一の基板を個性
化することを可能にする。２つの隣接パターン２
０に於ては、４つのチツプ２８，３０，３２及び
３４が示されている。
表面下の導体１４ａ，１４ｃ及び１４ｄと装着
された表面配線２６との組合せは、種々のチツプ
２８，３０，３２及び３４を相互接続しそして又
それらを基板の裏面１８に取付けられているＩ／
Ｏピン３６に相互接続する。場合によつては、
Ｉ／Ｏピンでなく、端部による接続又は“隆起
部”による接続の如き他の型のＩ／Ｏ接続が用い
られ得る。第１図、第２図及び第３図から理解さ
れ得る如く、導体１４ａ及び１４ｃの配置は、チ
ツプ装着面の種々の位置の間に表面下の接続を設
ける。例えば、導体１４ａはパターンの一方の側
と他方の側との間に配線接続を設け、導体１４ｃ
は各パターン内に配線接続を設けるとともに、チ
ツプ装着面の帯状領域２２の下に於て或るパター
ンと次の隣接パターンとの間にも配線接続を設け
る。
された表面配線２６との組合せは、種々のチツプ
２８，３０，３２及び３４を相互接続しそして又
それらを基板の裏面１８に取付けられているＩ／
Ｏピン３６に相互接続する。場合によつては、
Ｉ／Ｏピンでなく、端部による接続又は“隆起
部”による接続の如き他の型のＩ／Ｏ接続が用い
られ得る。第１図、第２図及び第３図から理解さ
れ得る如く、導体１４ａ及び１４ｃの配置は、チ
ツプ装着面の種々の位置の間に表面下の接続を設
ける。例えば、導体１４ａはパターンの一方の側
と他方の側との間に配線接続を設け、導体１４ｃ
は各パターン内に配線接続を設けるとともに、チ
ツプ装着面の帯状領域２２の下に於て或るパター
ンと次の隣接パターンとの間にも配線接続を設け
る。
チツプ装着面の帯状領域２２は、直角に延びる
長い区域を必要としそして同一パターン内の導体
端部間を接続するとともに帯状領域２２を経て或
るパターンに於ける導体端部と次のパターンに於
ける導体端部との間を接続する多量の表面配線を
収容するために、導体端部を何ら有していない比
較的大きな表面領域を与える。従つて、表面下の
導体により相互接続された表面上の反復する導体
端部パターンを、直角に延びる長い区域を有する
配線のための反復パターン間のスペースとともに
用いることにより、単一の基板が多くの組合せの
チツプに用いられ得る。
長い区域を必要としそして同一パターン内の導体
端部間を接続するとともに帯状領域２２を経て或
るパターンに於ける導体端部と次のパターンに於
ける導体端部との間を接続する多量の表面配線を
収容するために、導体端部を何ら有していない比
較的大きな表面領域を与える。従つて、表面下の
導体により相互接続された表面上の反復する導体
端部パターンを、直角に延びる長い区域を有する
配線のための反復パターン間のスペースとともに
用いることにより、単一の基板が多くの組合せの
チツプに用いられ得る。
説明を解り易くするために、図は通常の実際の
実施例よりも幾つかの点でかなり単純化されてい
ることに留意されたい。例えば、基板を形成する
薄板が数個しか示されていないが、より高密度の
接続及び／若しくはより広い幅の基板を得るため
にずつと多くの薄板が用いられ得る。又、表面接
続即ち表面配線の選択された１例しか示されてい
ないが、その配線はより高密度にされ得る。又、
多くのチツプは示されているよりも多くのはんだ
接続点を有している。説明を解り易くするために
これらの種々の素子は最小限に示されている。
実施例よりも幾つかの点でかなり単純化されてい
ることに留意されたい。例えば、基板を形成する
薄板が数個しか示されていないが、より高密度の
接続及び／若しくはより広い幅の基板を得るため
にずつと多くの薄板が用いられ得る。又、表面接
続即ち表面配線の選択された１例しか示されてい
ないが、その配線はより高密度にされ得る。又、
多くのチツプは示されているよりも多くのはんだ
接続点を有している。説明を解り易くするために
これらの種々の素子は最小限に示されている。
チツプ装着面を形成するための薄板の端部を用
いて薄板から基板を形成する上記技術は好ましい
技術である。しかしながら、前述のIBM
TechnicalDisclosure Bulletin、第22巻、第５
号、1979年10月、第1841頁乃至第1842頁に開示さ
れている如く、１つの薄板の面を表面として用い
ている、面と面とを合せて相互に接合された薄板
を用いた技術も用いられ得る。
いて薄板から基板を形成する上記技術は好ましい
技術である。しかしながら、前述のIBM
TechnicalDisclosure Bulletin、第22巻、第５
号、1979年10月、第1841頁乃至第1842頁に開示さ
れている如く、１つの薄板の面を表面として用い
ている、面と面とを合せて相互に接合された薄板
を用いた技術も用いられ得る。
第１図は基板及びその上に装着されたチツプを
示している本発明によるチツプ・パツケージの平
面図、第２図は略第１図の線２−２に於ける断面
図、第３図は略第１図の線３−３に於ける断面
図、第４図は略第１図の線４−４に於ける断面
図、第５図は第１図の基板を形成するために用い
られた薄板の幾つかを分解して示す斜視図であ
る。 １０……基板、１２ａ，１２ｂ，１２ｃ，１２
ｄ……薄板、１４ａ，１４ｃ，１４ｄ……表面下
の導体、１６……チツプ装着面、１８……裏面、
２０……導体端部パターン、２２……導体端部を
有していない帯状領域、２４……チツプ装着金属
パツド、２６……表面導体即ち表面配線、２８，
３０，３２，３４……チツプ、３６……Ｉ／Ｏピ
ン。
示している本発明によるチツプ・パツケージの平
面図、第２図は略第１図の線２−２に於ける断面
図、第３図は略第１図の線３−３に於ける断面
図、第４図は略第１図の線４−４に於ける断面
図、第５図は第１図の基板を形成するために用い
られた薄板の幾つかを分解して示す斜視図であ
る。 １０……基板、１２ａ，１２ｂ，１２ｃ，１２
ｄ……薄板、１４ａ，１４ｃ，１４ｄ……表面下
の導体、１６……チツプ装着面、１８……裏面、
２０……導体端部パターン、２２……導体端部を
有していない帯状領域、２４……チツプ装着金属
パツド、２６……表面導体即ち表面配線、２８，
３０，３２，３４……チツプ、３６……Ｉ／Ｏピ
ン。
Claims (1)
- 【特許請求の範囲】 １ ほぼ長方形状の側面と、該側面よりも狭く且
つ該側面を挟んで上下に位置する上面及び底面を
有する板状の絶縁性部材に、一端が該上面にあり
そこから該側面に延長された導体パターンを形成
してなる複数の第１の板状構造体と、 上記第１の板状構造体とほぼ等しい長方形状の
側面をもち導体パターンを有さない絶縁性部材か
らなる第２の板状構造体とを有し、 上記複数の第１の板状構造体の側面間に上記第
２の構造体を適宜介在させて各々の側面間を接合
し、接合された上記上面の集まりをチツプ装着面
となし、接合された上記底面の集まりをＩ／Ｏ取
付領域となす、層状構造をもつ半導体チツプ装着
用基板において、 (a) 上記複数の第１の板状構造体のうちのある第
１の板状構造体においては、該板状構造体の側
面に延長された導体の他端が該板状構造体の上
面に戻るような第１の導体パターンが形成され
ており、 (b) 上記複数の第１の板状構造体のうちの別のあ
る第１の板状構造体においては、該板状構造体
の側面に延長された導体の他端が該板状構造体
の底面に達するような、上記第１の導体パター
ンとは異なる第２の導体パターンが形成されて
いることを特徴とする半導体チツプ装着用基
板。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US28572581A | 1981-07-22 | 1981-07-22 | |
| US285725 | 1981-07-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5818951A JPS5818951A (ja) | 1983-02-03 |
| JPS62583B2 true JPS62583B2 (ja) | 1987-01-08 |
Family
ID=23095459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8409182A Granted JPS5818951A (ja) | 1981-07-22 | 1982-05-20 | 半導体チツプ装着用基板 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0070533B1 (ja) |
| JP (1) | JPS5818951A (ja) |
| CA (1) | CA1182582A (ja) |
| DE (1) | DE3277890D1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4674007A (en) * | 1985-06-07 | 1987-06-16 | Microscience Corporation | Method and apparatus for facilitating production of electronic circuit boards |
| JPS63245952A (ja) * | 1987-04-01 | 1988-10-13 | Hitachi Ltd | マルチチップモジュ−ル構造体 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3370203A (en) * | 1965-07-19 | 1968-02-20 | United Aircraft Corp | Integrated circuit modules |
| FR1540051A (fr) * | 1966-09-21 | 1968-09-20 | Rca Corp | Microcircuit et son procédé de fabrication |
| DE2964342D1 (en) * | 1978-06-23 | 1983-01-27 | Ibm | Multi-layer dielectric substrate |
| JPS5612760A (en) * | 1979-07-10 | 1981-02-07 | Nec Corp | Multi chip lsi package |
-
1982
- 1982-05-20 JP JP8409182A patent/JPS5818951A/ja active Granted
- 1982-06-09 CA CA000404784A patent/CA1182582A/en not_active Expired
- 1982-07-16 DE DE8282106401T patent/DE3277890D1/de not_active Expired
- 1982-07-16 EP EP19820106401 patent/EP0070533B1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| CA1182582A (en) | 1985-02-12 |
| EP0070533B1 (de) | 1987-12-23 |
| EP0070533A3 (en) | 1985-01-30 |
| DE3277890D1 (en) | 1988-02-04 |
| EP0070533A2 (de) | 1983-01-26 |
| JPS5818951A (ja) | 1983-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4602271A (en) | Personalizable masterslice substrate for semiconductor chips | |
| US6014316A (en) | IC stack utilizing BGA contacts | |
| KR100628286B1 (ko) | 캐노피형 캐리어를 구비한 전자 모듈 | |
| US5093708A (en) | Multilayer integrated circuit module | |
| JPH05211281A (ja) | 段状電子装置パッケージ | |
| JP5547893B2 (ja) | 積層型マイクロエレクトロニクスパッケージ | |
| US6504244B2 (en) | Semiconductor device and semiconductor module using the same | |
| US5227995A (en) | High density semiconductor memory module using split finger lead frame | |
| JPH0767002B2 (ja) | 回路パッケージ構造 | |
| JPH022842U (ja) | ||
| JPH077130A (ja) | 電子コンポーネントパッケージの３次元相互接続方法及びそれによって形成される３次元コンポーネント | |
| US6437433B1 (en) | CSP stacking technology using rigid/flex construction | |
| KR940008061A (ko) | 기판상의 칩 어셈블리 및 이의 제조 방법 | |
| JPS62583B2 (ja) | ||
| US4536825A (en) | Leadframe having severable fingers for aligning one or more electronic circuit device components | |
| JPS5836512B2 (ja) | 半導体メモリチツプの接続のための端子面配列を持つマルチチツプ配線 | |
| JPH023621Y2 (ja) | ||
| JPS5996759A (ja) | 半導体装置 | |
| JP2564297B2 (ja) | 回路基板 | |
| JPH02244414A (ja) | 薄膜磁気ヘッドのリード線接続構造 | |
| JPS60254695A (ja) | 高密度実装構造 | |
| JPS625339B2 (ja) | ||
| JPH0634437B2 (ja) | 基板接続構造 | |
| JPH03250788A (ja) | 混成機能実装回路装置 | |
| JPH08241935A (ja) | 多層回路基板 |