JPS62501394A

JPS62501394A - インバ−タ制御装置

Info

Publication number: JPS62501394A
Application number: JP61500469A
Authority: JP
Inventors: パーロ、ロバート・シー
Original assignee: サンドストランド・コ−ポレ−ション
Priority date: 1984-12-27
Filing date: 1985-12-19
Publication date: 1987-06-04
Also published as: EP0208716A4; IL77087A0; EP0208716A1; WO1986004192A1; US4595976A; CA1239987A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】インバータ制御装置技術分野この発明は、一般的には、インバータに関するものであり、特に、複数個の出力波形の中の１個を生成させるインバータを操作するための制御装置に関するものである。

発明の背景１個または複数個の負荷を付勢するためにＤＣ電力をＡＣ電力に変換させるためのインバータに典型的に含まれているものは１個または複数個のインバータ・レッグ（脚部）であり、各々のインバータ・レッグに設けられているものは、ＤＣ電源の端末を横切って直列に接続されている１対の制御可能なスイッチである。

インバータ・スイッチはトランジスタ等であればよく、これらはインバータ制御回路により操作されて、インバータ・レッグにおいてパルス幅変調出力、すなわちＰＷＭ出力を生じさせる。このＰ”ｗＭ比出力フィルタにより正弦波に変換されて、負荷を付勢するために使用される。

従来のインバータ制御装置は１個のＰＶＪＭ出力またはパターンだけを生成させるためにインバータ・スイッチを操作することができた。しかしながら、負荷のパワー・ファクタの変化またはインバータの１個または複数個の操作パラメータの変動は、Ｐ〜’；’Ｍ比出力おいて不所望のハーモニ７りを生じさせて、大規模な出力フィルタの使用を必要とすることが見出された。

上記の結果として、複数個のＰＷＭ出力の中の１個を生成させるためのインバータにおけるスイソチヲ操作することのできるインバータ制御装置が開発された。

このようなインバータ制御装置はアボンダンティ（Ａｂｂｏｎｄａｎｔｉ　）の米国特許第４．０９９．１０９号に開示されている。この特許に開示されているものは、複数個の変調パターンがディジタル表現で蓄積されているメモリ、および、該パターンの所望のひとつを生成させるために、ある所定の信号によって該メモリをアドレスするための手段である。この制御装置の好適な形式のものにおいては、メモリに蓄積されている信号は複数個の変調パターンの各々に対する複数個のレベルを表わしている。これらのレベルはメモリの出力部において逐次出力される。各レベルはディジタル・コンパレータによってディジタル・ランプ信号と比較される。ランプ信号がある所定のレベルに達したときには、ゼロと変調パターンにおけるレベルとの間の変移が生じる。

したがって、メモリ内に蓄積されているレベルおよびランプ信号は、結果としてのＰＷＭ波形におけるノツチ拳エツジを表わしている。

メモリに蓄積されている情報は、単−相の出力波形のひとつの象限を再生させるために必要とされる切換えパターンを表わし７ている。残りの象現および位相の切換えパターンは、位相のシフトおよびアドレス・コードの反転によって導出される。

アボンダンテ・イの特許のひとつの不利益点は、それがノイズのある環境内で使用されたときに生じるものである。ノイズがメモリの出力を変動させるものであるときには、ＰＶＱＪパターンに対する切換え点に大幅なシフトが生じて、これにより出力に重大な歪みを導くことになる。

アボンダンテイは代替的な装置を示唆し７でおり、こ！ではメモリは一連の０および１を蓄積していて、０は出力におけるノツチを表わし、１は出力におけるパルスを表わすようにされている。０および１はリアルタイムで検索され、これにより、時間の増大につれて波形を逐次的に生成するようにされる。しかしながら、上述の処理を実施するために、メモリ以外の回路はなにも開示されていない。

ドハテイ（Ｄｏｕｇｈｅｒｔｙ）の米国特許第４．３４８．７！１４号に開示されているものはパワー拳コンバータのためのディジタル′制御装置であ゛つて、複数個のスイッチ操作パターンのディジタル的な表現を蓄積するためのメモリが含まれており、これらのパターンの各々は位相出力波形のセグメントに対応している。スイッチ操作パターンは一連の０および１としてメモリに蓄積されており、このメモリ位置は、クロックからのパルスを蓄積させるリップル・カウンタを有するアドレス発生器によって逐次的にアクセスされる。スイッチ操作パターンは適当な態様でアクセスされて、全体的な出力波形を合成するようにされる。メモリ内に蓄積されているスイッチ操作バタ・−ンのセグメントの長さは出力の６０°と９０°　との間の範囲内にあるものとして開示されており、特定なセグメントの長さはパワー・コンバータからの出力パワーの位相数の関数である。

オーエル（ｗｏｅｈｒｌｅ）他の米国特許第４，２９０．＋　０８号にはコンバータのための制御ユニットが開示されているが、これはアボンダンテイ（Ａｂｂｏｎｄａｎｔｉ　）　によって開示された好適実施例と同様な態様で動作するものである。これに加えて、オーエル（ｗｏｅｈｒｌｅ）他に開示されているものは、コンバータによって生成されるべき３個の位相の各々に対し′（別々の制御手段およびメモリが使用されて、各位相出力に対する独豆した制御を達成できるようにすることである。また、この特許に開示されているものは、所望の出力波形の全体的な周期以下の変移点またはノツチ端がメモリに蓄積できるようにされたものであるが、１／４周期のものが好適であるものとされている。

上述された特許の各々においては、複数個の出力波形を生成させるために、コンバータにおいてスイッチ操作をすることができるインバータ制御装置が開示されているけれども、個別的な位相調整をすることができ、ノイズの多い環境においてさえも出力の制御を維持することができるような制御装置は開示されていた（Ｓ。

発明の開示この発明によれば、ＰＷＭインバータに対する先行の制御装置の不利益点は克服された。

この発明によるインバータ制御装置は、多相インバータにおけるスイッチに対する操作信号を生成させて、インバータが各位相に対する複数個のインバータ出力波形の中の１個を発生させるようにする。制御装置には各位相に対するメモリが含まれており、このメモリは複数個のメモリ・ブロックに細分化されている。そして、各メモリ・ブロックには、その各々が８ビツト長のものである多（のバイトが蓄積されている。各バイトは出力波形における時間増分を表わしている。各ビットは０・または１であって、０は夫々の位相に対する、ノツチのような第１の出力状態を表わしており、マタ、１はパルスのような第２の出力状態を表わしている。メモリ番アドレスのデコード勢ロジック部に含まれているものは、発生されるべき所望の波形を表わす制御信号にしたがって特定のメモリ・ブロックをアクセスするための手段である。メモリーブロック内のバイトを逐次にアドレスするための手段も設けられており、このような手段に含まれているものは、メモリに対するアドレスを発生させるために、クロックによって生成されたパルスを累積するカウンタである。

アドレスが発生されるにつれて、アクセスされたメモリ・ブロック内のバイトが逐次メモリの出力部において生成される。マルチプレクサ／ラッチは、バイトがメモリから逐次生成されるにつれて、各バイトにおけるビット位置を選択し、当該位置におけるビットをラッチして、位相制御波形を生成するようにされる。

この位相制御波形は、夫々のインバータ位相におけるスイッチに対する操作信号を導出させるために使用されて、第１の１８０°の所望の出力波形を生成させる。

半サイクルのデコード・ロジックが使用されて、メモリに蓄積されている情報から、第２の１８０°部分の出力を得るようにされる。したがって、波形発生器は半波対称の出力波形を生成させるようにインバータを制御することができる。半波対称の波形を発生させる能力により、先行の制御装置で動作させるインバータに比べて、出力電力の歪みが減少される。

各位相メモリは、各位相の操作パラメータから導出される制御信号によって独立にアドレス可能なものであり、独立した位相調整を達成することが可能であって、安定状態および／または過渡的な不平衡負荷、例えば１個またはそれより多くの位相における不具合を処理するようＫされる。

更に、その各々がインバータの出力状態を表わす複数個の０および１を蓄積している個別の位相メモリであって、別々にアドレス可能にされているものを使用することにより、極めてノイズの多い環境においても個別的な位相調整を維持することができるという利点がもたらされる。

図面の簡単な説明第１図は、ＡＣ出力を負荷に与えるためのインバータ装置のブロック図である。

第２図は、第１図に示されているＤＣ電源およびインバータの簡略図である。

第６図は、第１図に示されているインバータ制御装置のブロック図である。

第４図は、第３図にブロック図式に示されている角度セット発生器５２のブロック図である。

第５図は、第１図のインバータ装置によって生成されたサンプル波形図である。

第６図は、第４図に示されているメモリの中の１個の蓄積位置の部分マツプ図である。

第７図は、第１図および第２図に示されているインバータにおけるスイッチに対するスイッチ操作信号を導出するための回路のひとつの概略図である。

発明を実施する最良の態様第１図を参照すると、１個またはそれより多くの負荷２２を付勢するためのＡＣ電力を生成させるインバータ装置２０が示されている。第１図およびこれ以降の図面においては、インバータ装置２０が３相装置として示されているけれども、所望に上り別異の位相数の装置でよいことが理解されるべきである。

ＤＣ電源２４は、正負のＤＣ電圧■Ｄｃ、■高　および中性電圧Ｎを、夫々に、バス２５−１．２５−２および２５−６に生成させるものであり、これはインバータ２６に結合されている。インバータ２６にはスイッチが含まれており、これはインバータ制御装置２７によって操作されて、パルス幅変調、すなわちＰＷＭ出力を生成するようにされる。このｐｗ１ｖ出力は、フィルタ２９を通して負荷に結合されている。

第２図を参照すると、インバータ２６には６個のインバーターレッグ３０ｊ２．３４　が含まれており、その各々にはスイッチＱ１およびＱ２のような２個の制御可能なパワー・スイッチが含まれていて、これらは電圧■恭およびｖＤｃを横切って直列に接続されている。

レッグ５０，５２ｊ４のスイッチの間の各接続部３６．５８゜４１は、夫々に、双方向性スイッチ４２，４４．４６　を通して中性電圧Ｎに結合されている。

例としてインバータ・レッグ６０を特に参照すると、スイッチＱ１およびＱ２は、インバータ制御装置２７によって生成されたＰＷＭ波形パターンにしたがって操作されてインターロック態様にされ、双方向性スイッチ４２をもって、中性にロジックされたＰＷＭ出力電圧および電流”ＦＡおよび工ＦＡを接続部６６において生成させる。同様にして、位相出力ｖＦＢ、■ＦＢおよび弓。。

ＩＦＣが、夫々に、接続部３８．４１において生成されるが、これは、双方向性スイッチ４４．４６に関連したインバーターレッグ３２，３４におけるスイッチＱ３．Ｑ４およびＱ５　、　Ｑ６の操作によるものである。

と〜では、第２図に開示された中性グランブ拳インバータについての詳細な説明のために、”中性クランプＰＷＭインバータ”なる名称で１９８３年９月１２日に出願された、ブレノン（Ｏｌｅｎｎｏｎ）の米国特許出題筒５３１、０３７号が参照される。前記出願はこの出願の譲受人に対して譲渡されたものであって、その開示されたものは参考のために組込まれる。

ＤＣ電源２４は、第１．第２の直列に接続されたＤＣＣ８４およびＥ２と、第１．第２のフィルタ用キャパシタＣ１およびＣ２とを含んでいるものとして示されている。ＤＣ電圧■ゎ。およびＶＤｃは、所望により、ＡＣ発電機の出力を整流し、フィルタ処理をするような、別異の態様をもって設定できるものであることが注意される。

こＮで第３図を参照すると、第１図に示されたインバータ制御装置２７がブロック図形式で示されている。

インバータ制御装置２７はインバータ２６におけるスイッチに対する操作信号を生成させて、センスされたパンメータにしたがって複数個のＰＷＭ出力の中のひとつを生成させる。インバータ制御装置２７に含まれているパラメータ・センス・ロジック部５０は、インバータの位相出力の各々にお（・て生成される電流、調整点、すなわちＦＯＲｌにおける位相電圧、ＶＬ□□で示されるＤＣバス２５ −１および２５−２を横切る電圧、および、フィルタ２９０入力部に（ｄける位相電圧および電流のような、インバータの種々の操作パラメータをセンスする。

このパラメータ・センス・ロジック部５０は、６簡単にフィルタ処理された出力を生成するインバータ制御装置”なる名称で１９８３年１１月２日に出願された、ブレノン（Ｏｌｅｎｎｏｎ）の米国特許出題筒５４７．７８５号に開示されている。前記出願はこの出題の譲受人に対して譲渡されたものであって、その開示されたものは参考のために組込まれる。このセンス・ロジック部５０に含まれているものは、選択ロジック部４０および角度セットのルックアップ・テーブル２８を除いて、当該特許出願の第２図に示されている回路と同様のものである。この出願についての、第６図におけるこれらの要素は、選択ロジック部４０およびインバータースイッチＱ　１　＝Ｑ　６と双方向性スイッチ４２、４４、４６とを制御する複数個のルック・アップ・テーブル２８を含む角度セット発生器５２によって置換されている。

発生器５２はインバータ・スイッチを制御するために使用される位相制御波形を発生させる。前記インバータ・スイッチは、検知されたパラメータ札１ＮＫから導出された正規化ＤＣバス電圧、位相電圧から算出されたようなフィルタ２９の入力部における各位相に対するパワー・ファクタおよび当該点における電流を表わす信号、ならびに、位相電流のひとつが、定格電流の２　ｐ、ｕ、すなわち２００％であるような、ある所定の値をこえていることを指示する信号に基づいて制御されるものである。言うまでもなく、別異のパラメータまたは上述された全てのパラメータよりも少ないものが、所望により、位相制御波形の発生に対する基本として作用することができる。

第６図に示されたルック・アップ・テーブル２８には各位相に対するメモリが含まれており、その各々には複数個の角度セットが蓄積されている。角度セットは電気的な角度を規定するものであって、インバータ・スイッチがオン・オフされて種々の動作状態の下でのインバータの制御がなされ、簡単にフィルタ処理された高調波を有し、電圧調整された波形が生成されて、ＤＣ電源と負荷との間で生じる電圧降下が補償される。

こ〜で開示されるような、ルック・アップ中テーブル２８に蓄積されている実際の角度セット、および、ある特定の角度セットに対するアドレスがロジック部４０によって発生される態様は単なる例示のためのものであって、この発明の一部を形成するものではない。

こ〜で第４図を参照すると、ルック・アップ・テーブル２８に関連した選択ロジック部４０が示されて（・る。この好適な実施例においては、ルック・アップ・テーブル２８は６個の消去可能なプログラマブル・リードφオンリ争メモリ、すなわちＥＰＲＯＭ　６０、６２　。

６４からなるものであり、その各々には、インノ（−タのひとつのレッグにおけるスイッチを制御するための複数個の角度セットが蓄積されている。所望により、別異タイプのメモリを使用することができる。各メモリには複数個のメモリ・ブロックが含まれており、各メモリ・ブロックには一連のバイトが含まれている。

各バイトには何個かの、例えば８個の、ビットが含まれており、それらは０または１のいずれかにされている。０が表わすものは夫々のインバータ・レッグの第１の状態、例えばノツチであり、これ【Ｃ対して、１が表わすものはパルスのような第２の出力状態である。

この出願においては、ノツチに含まれているものは０またはその近傍の出力レベルであり、これに対して、パルスに含まれているものは図に示されている中性トポロジに対する正または負の出力レベルのいずれかである。これに代え℃、所望であれば、０でパルスを表わし、１でノツチを表わすことができる。

選択ロジック部４０に含まれているものは、メモリから検索されるべき所望の角度セットを表わす制御信号に基づき、ある特定のメモリ・ブロックをアクセスするためのデコード・ロジック部である。また、アクセスされたメモリ・ブロック内のメモリ位置を逐次的にアドレスするための手段も含まれており、ブロック内のバイトがメモリの出力部において逐次的に生成するようにされる。各々の生成されたバイトの中のある特定のビットがラッチされて、夫々の位相制御波形を生成するようにされる。次いで、この位相制御波形は、適当なインバータ・レッグにおけるスイッチに対する操作信号を導出するために使用される。

例えば、第５図に示されている位相出力を生成させるために、第６図に示されているようなメモリの２にブロックには０−２０４７のメモリ位置または場所が含まれており、その各々にはビット位置０−７にバイトが蓄積されている。出力波形の各１８０°のものを再生させるために必要とされる情報は、２０４８バイトのある特定のピット位置に蓄積されている。

第５図および第６図に示されている例のためには、メモリに蓄積されている角度セットの分解能は、１８０°÷２ｏ４ｓ：ｏ、ｏ９に等しくされている。この分解能の変化は、再生されるべき出力の各１８０°　のものに対してメモリに蓄積されているバイトの数を変化させることＫよって可能にされる。

第４図を参照して、位相ＡＫ対する位相制御波形の発生について説明されるが、残りの位相を通じての位相制御波形の発生は、後述される例外を除いて略々等しいものであることが理解される。

マイクロコンピュータであってもよいアドレス発生器７０は、センス・ロジック部５０からの出力に基づく１２ビツトの情報を含むディジタル制御信号を生成させる。１２ビツト位置の中のビット位置１−９におけるこれら９個のビットは、メモリ６０のアドレス操作を制御する角度セット・デコード・ロジック部７２に結合され℃いる。角度セット・デコード・ロジック部７２は、これら９個のビットの中のビット位置１−５における５個のビットを使用してメモリの所望のブロックをアクセスするようにされる。残りの４個のビットの中のピット位置６−８にある３個のビットは後述のマルチプレクサ／ラッチ７６によって使用される。

ピット位置９における９番目のビットは位相Ａに対するチップ選択またはラッチ信号であって、角度セット・デコード・ロジック部がアドレス発生器７０からの新らしいデータをラッチするようにされる。この９番目のビットは、クロック・パルス・ロジック部７４１Ｃよって生成される同期信号と関連して使用されて、適当な時点におけるメモリ６０のアクセス操作を変化させるようにされる。

メそりの適当なブロックをアクセスするために５個のビットを使用することは、メモリ６０．６２．６４の各々の中のメモリの３２個のブロックにおける１個のものを選択することができることを意味している。この好適実施例においては、各メモリには３２個のメモリ・ブロックが含まれており、その各々は２キロ・ノくイト長のものであって、各位相に対してＳ　２　Ｘ　８：２５６までの角度セットを生成させる能力をもたらしている。

メモリ６０には入力部も含まれており、逐次的なアドレス手段からなる１２段の２進カウンタ７８の出力部に結合されている。カウンタ７８は、次いで、クロック８０によって生成されたパルスを累積させる。カウンタ７８からの出力の下位１１ビツトは、角度セット・デコード・ロジック部７２によって選択されたメモリ・ブロック内のバイトを逐次的にアドレスするために使用される。１２番目のビット、すなわち最上位ビットは、より詳細に後述される位相Ａの半サイクル信号を発生させるために使用される。　。

クロック８０は２個のクロック信号を発生させるが、その一方は他方の周波数の２倍にされている。下方の周波数のクロック信号は回路クロック信号をなすものであり、クロック−パルス拳ロジック部７４において別異のクロック信号と組合されて、回路クロックの各周期の間に１個のパルスを発生するようにされる。クロック・パルス・ロジック部７４の出力はデコード。

ロジック部７２に結合されて、位相Ａに対するチップ選択またはラッチ信号がアドレス発生器によって発生され、回路クロック周期の間にパルスが生成されるときに、これによるデータのラッチ処理が可能にされる。

後で特に注意されるよう罠、このラッチ処理は・夫′の位相出力における約０度の点で行なわれる。

アドレス発生器７０からの情報がデコードロジック部７２によってラッチされると、メモリ・ブロック内のメモリ位置は、クロック・パルスを累積させるカウンタ７８によって逐次的にアドレスされる。２進カウンタ７８は、０から２進の２０４７まで増大させる下位１１ビツトにおいて生方を発生させる（２１’＝＝２０４８）。

この期間中は、位相Ａの半サイクル信号は低状態にされている。２進の２０４７に達した後で次のクロック−パルスを受入れると、２進カウンタ７８からの出力の下位１１ビツトは低状態に変化し、これに対して、半サイクル信号は高状態に切換えられる。次いで、カウンタの１１ビツトの出力は、２進２０４７まで再び逐次的に増大する。２進カウンタ出力のこの逐次的な操作は、デコード・ロジック部７２によってアクセスされるメモリ・ブロック内のバイトの逐次的なアドレス操作をさせて、バイトがメモリの出力部において逐次的に生成するようにされる。この逐次的なアドレス操作は、位相出力波形の各３６００のものに対して２回なされる。

バイトがメモリの出力部において逐次的に生成されるにつれて、マルチプレクサ／ランチ７６はある特定のピット位置を選択して、各バイトの当該位置に蓄積されているビットをラッチさせる。この特定のピット位置の識別は、デコードロジック部７２の出力部においてラッチされているディジタル制御信号からの６ビツトのコードによって行なわれる。マルチプレクサ／ラッチ７６は、イネーブル入力部において回路クロック信号を受入れて、メモリの出力部における有効データだけが回路７６によってラッチされることを確実にする。メモリ・ブロック内のバイトのある特定ビットの逐次的なラッチ処理は、マルチプレクサ／ラッチ７６の出力部における位相制御信号の発生をさせる。

第７図に示されている回路には、位相制御波形から操作信号を導出させる手段が含まれている。位相制御信号は、１対のＡＮＤゲート９０．９２の各々の第１の入力部に結合されている。半サイクル波形は、ＡＮＤゲート９０の第２の入力部に結合され、また、インバータ９４を介してＡＮＤゲート９２の第２の入力部に結合されている。次いで、ＡＮＤゲート９２はスイッチＱ１に対するベース駆動回路９６に結合され、これに対して、ＡＮＤゲート９０の出力はスイッチＱ２に対するベース駆動回路９８に結合されている。

ＡＮＤグー）９０．９２からの出力はＮＯＲゲー）　１００によって組合わされて、双方向性スイッチ４２を制御するための操作信号が生成される。

スイッチＱｌ、Ｑ２および４２はこれにより制御されて、接続部３６において、第５図に示されているよりなＰＷＭ出力波形が生成される。

第５図および第６図の例で示されているように、基本出力周波数が４００　ｈｚ　であるものとすると、ｊ、６３８４Ｍｈｚの回路クロック周波数のためには、第６図に示されているメモリ・ブロックのビット位置０におけるデータの逐次的なランチ処理は、第５図に示されているような、各３６０°における追従の近傍点でのノツチまたはパルス・エツジを有するｐｗ１ｘ出力を生じ２４．９　２０４．９５２ｉ　２１２．１３８．２　２　＋　８．２４８．７　２２８．７５２．０　２３２．０６５．４　２４５．４６６．５　２４６．５＋　１３．５　２９３．５１　ｊ　４．６　２９４．６＋　２８．０　３０８．０１３１．３　３　＋　１．３１４１．８　５２１８＋　４７．９　３２７．９＋　５５．１　３３５．１１６４．３　３４４．３１６７．９　５４７．９先に注意されたように、角度セット・デコード・ロジック部７２は、パルスがクロック・パルス・ロジック部７４によって発生され、ラッチ信号がアドレス発生器７０によって生成されたとき罠のみ、アドレス発生器７０からの新らしいアドレスをラッチすることができる。この作用は、位相Ａの出力波形の近似的な０度点において、基本サイクルの間に１度だけ生じる。

アドレス発生器７０からの情報の９番目のピット位置におけるラッチ信号が一旦低状態に切換えられると、アクセスされるべきメモリ・ブロックを表わす８個のビットおよびラッチされるべぎピット位置は、ラッチ信号が再び高状態になるまでは変化することができな（１゜同様な態様で、位相ＢおよびＣに対する角度セット・デコード・ロジック部Ｔｏｏ、＋０２　は、夫々に、アドレス発生器７０によって生成された角度セットのアドレスを受入れる。これらのアドレスはロジック部１００．１０２　によってラッチされるが、これは、高状態のチップ選択またはラッチ信号がアドレス発生器７０からの１２ピツトのディジタル制御信号の１０番目および１１番目のピット位置において生成されたときにのみ行なわれるものである。

ラッチ信号は３個のゼロ交差検知器１１０，１１２゜１１４　によって発生される。これらの検知器はカウンタの出力をデコードして、夫々に、各位相Ａ、ＢおよびＣに対するサイクル終端信号を生成させる。回路１１０．１１２，１１４　からのサイクル終端信号は、夫々に９番目、１０番目および１１番目のピット位置としてアドレス発生器７０によって伝送されるラッチ信号を発生させるために使用される。これらの信号は、角度セット番デコードΦロジック回路７２．ＴＯｏ、１０２の夫々をラッチ制御するために使用される。特に、位相の中のひとつ、例えば位相Ｂのサイクル終端が回路１１２によって検知されたときには、サイクル終端信号が発生されてアドレス発生器７０に伝送される。この信号の受入れに応答して、アドレス発生器は位相Ｂのメモリ６２に対する５ピツトの新らしいアドレスおよびマルチプレクサ／ラッチ１１５に対するビットのコードを発生させるが、これらは、位相Ｂの出力電流、位相ＢのＦＯＲ電圧、ＤＣレベル■１□ ヤおよびフィルタ２９の入力部で検知されるような位相Ｂのパワー・ファクタに基づくものである。このアドレスおよびコードは、１０番目のピット位置における高状態°のラッチ信号とともに１２ピツトの情報の初めの８ビツトとして組立られる。このとき、９番目および１１番目のピット位置は低状態に保持される。

このデータはアドレス発生器７０により伝送され、デコード・ロジック部１００がアドレス発生器７ｏによって生成されたアドレスおよびコードを含む８ビツトをラッチするようにされて、メモリ６２内の適当なブロックがアクセスされるようにする。発生器７０によって発生されたアドレスおよびコードは位相Ｂの操作パラメータの関数であることから、位相Ｂの出力に対する制御は残りの位相とは独立に維持される。

位相Ｂの角度セラ）−デコード・ロジック部１００による上述のラッチ処理は、メモリ６０．６４のアクセスまたはマルチプレクサ／ラッチ回路７６．１１７によるラッチに対してなんの影響もな（・。その理由は、このような位相に対するサイクル終端信号が発生されたときてのみ、これらの位相に対するデコード・ロジック回路７２，１０２　に新らしい情報をラッチすることが生じるからである。これらの意味することは、１個またはそれより多くの検知されたパラメータの変化が生じて、当該位相に対するサイクル終端信号が発生されるまでは、アドレス発生器７０がある特定の位相に対する新らしい角度セットを生じさせないようにすることである。

したがって、個別的な位相調整が行なわれて、不平衡負荷を扱うことができるようにされる。

インバータの出力部における位相間の変移は、メモリ６０，６２．６４　内に蓄積されているビット・パターンを所要量だけオフセットすることによって行なわれる。特に、位相Ｂのメモリ６２内に蓄積されているビット・パターンは、位相ＡのメモリＢに蓄積されているビット赤パターンを１２０電気角だけ遅らせるようにオフセットまたは変移される。同様（でして、位相Ｃのメモリ６４内に蓄積されているビット・〕ζターンは、位相Ｂのメモリ６２内に蓄積されているビット・ノ々ターンを１２００遅らせるようにオフセットまたは変移される。

アドレス発生器７０からの１２番目のビットが結合されて、２進カウンタ７８の入力なりセットさせる。

このビットはカウンタをリセットするために使用されて、これによりインバータ装置は所望の時点において再起動し、別異のインパーク装置または電源との同期された並列動作を許容するようにされる。

角度セット・デコード・ロジック回路７２，１００゜１０２およびマルチプレクサ／ラッチ７６、＋ｉ５，１＋７は、カリフォルニア州マウンテン・ビューのフェアチャイルド写真機器社によって製造された市販の集積回路によって実施されるものであり、これらは夫々に５４Ｌ８！＋７４　および５４ＬＳ１３９　なるパーツ・ナンバが付されている。

この発明は中性クランプ式のＰ′ｗＭインバータでの使用に限定されるものではなく、所望により別異タイプのインバータでの使用が可能であることが注意される。

ＦＩＧ、　５国際調丘報告

Claims

【特許請求の範囲】

１．インバータ内のスイツチに対する操作信号を生成させて制御信号にしたがつて出力を生成させるためのインバータ制御装置であつて：複数個のメモリ・ブロツクを有するメモリであつて、各メモリ・ブロツクは一連のバイトを蓄積しており、各バイトは０または１のいずれかである多数のビツトを含み、０は第１の出力状態を表わし、１は第２の出力状態を表わすようにされているもの；該制御信号に基づいてある特定のメモリ・ブロツクをアクセスするために該メモリに結合されているデコード・ロジツク部；一連のクロツク・パルスを発生させるためのクロツク；該クロツクと該メモリとの間に結合されている手段であつて、該クロツク・パルスが発生されたときにアクセスされたメモリ・ブロツク内でバイトを逐次的にアドレスして、このバイトが該メモリの出力部において逐次的に生成されるためのもの；該メモリの出力部に結合されたマルチブレクサ／ラツチであつて、該制御信号に応答して各生成されたバイトのある特定のビツトをラツチして、その出力部において制御波形が生成されるためのもの；および該マルチブレクサ／ラツチに結合されている手段であつて、該制御波形からの操作信号を導出して、該第１および第２の出力状態を定める出力が生成されるためのもの；が含まれているインバータ制御装置。
２．逐次的なアドレス手段には、クロツク・パルスをカウントして一連の逐次的なアドレスを導出させるカウンタが含まれている請求の範囲第１項記載のインバータ制御装置。
３．インバータは多相出力を生成させるものであり、各位相に対するメモリ、その中のメモリ・ブロツクをアクセスするために各メモリに結合されているデコード・ロジツク部であつて、各メモリは逐次的なアドレス手段に結合されているもの、各メモリの出力部に結合されているマルチプレクサ／ラツチ、および、各マルチプレクサ／ラツチに結合されている操作信号導出手段が更に含まれている請求の範囲第１項記載のインバータ制御装置。
４．半サイクルの出力が生成されたときを指示する半サイクル信号を生成するための手段が更に含まれており、該操作信号導出手段には半サイクル信号を制御波形と組合わせて操作信号を導出させるＡＮＤゲートが含まれている請求の範囲第１項記載のインバータ制御装置。
５．インバータには２個のスイツチが含まれており、該操作信号導出手段には制御波形を半サイクル信号の反転されたものと組合わせるための第２のＡＮＤゲートが含まれ、各ＡＮＤゲートは該インバータ内の１個のスイツチを制御するようにされている請求の範囲第４項記載のインバータ制御装置。
６．インバータはＡＣ出力を生成させるものであり、各メモリ・ブロツクには該ＡＣ出力の１８０°のものを再生させるために必要な情報が蓄積されている請求の範囲第１項記載のインバータ制御装置。
７．多相インバータ内のスイツチに対する操作信号を生成させて制御信号にしたがつて複数個のＡＣ出力の中の１個を生成させるためのインバータ制御装置であつて、該インバータは夫々に位相出力を生成させ、１対のスイツチを含む複数個のレツグを含んでおり：各位相に対して１個ずつの複数個のメモリであつて、各メモリは複数個のメモリ・ブロツクを有しており、各メモリ・ブロツクは一連のバイトを蓄積していて、各バイトは０または１である一連のビツトを含み、夫々の位相に対して０は第１の出力状態を表わし、１は第２の出力状態を表わすようにされているもの；該制御信号に基づいて各メモリ内のメモリ・ブロツクをアクセスするために各メモリに結合されているデコード・ロジツク回路；一連のクロツク・パルスを発生させるためのクロツク；該クロツクと該メモリとの間に結合されている手段であつて、該クロツク・パルスが発生されたときに各々のアクセスされたメモリ・ブロツク内でバイトを逐次的にアドレスして、このバイトが該メモリの出力部において逐次的に生成されるためのもの；各々のメモリの出力部に結合されたマルチブレクサ／ラツチであつて、該制御信号に応答して各生成されたバイトのある特定のビツトをラツチして、その出力部において複数個の位相制御波形が生成されるためのもの；および各マルチプレクサ／ラツチに結合されている手段であつて、該位相制御波形から各インバータに対する１対の操作信号を導出するためのものであり、該１対の操作信号はレツグ内の１対のスイツチを制御するために使用されるもの；が含まれているインバータ制御装置。
８．逐次的なアドレス手段には、クロツク・パルスをカウントして一連の逐次的なアドレスを導出させるカウンタが含まれている請求の範囲第７項記載のインバータ制御装置。
９．半サイクルの出力が生成されたときを指示する各位相出力に対する半サイクル信号を生成するための手段が更に含まれており、各操作信号導出手段には第１および第２のＡＮＤゲートが含まれていて、半サイクル信号を位相制御波形と組合わせて夫々のレツグにおけるスイツチを制御するようにされている請求の範囲第７項記載のインバータ制御装置。
１０．各メモリ・ブロツクには各位相出力の１８０°のものを再生させるために必要な情報が蓄積されている請求の範囲第７項記載のインバータ制御装置。
１１．各デコード・ロジツク回路には、位相出力内のある特定の点にある間だけ、新らしい制御信号にしたがつて別異のメモリ・ブロツクをアクセスするための手段が含まれている請求の範囲第７項記載のインバータ制御装置。
１２．インバータ内のスイツチに対する操作信号を導出するためのインバータ制御装置であつて、該インバータは制御信号にしたがつて複数個のパルス幅変調（ＰＷＭ）出力のひとつを生成するようにされており：複数個のメモリ・ブロツクを有するメモリであつて、各メモリ・ブロツクは一連の０および１を蓄積しており、０は第１の出力状態を表わし、１は第２の出力状態を表わしていて、該１連の０および１はある特定のＰＷＭ出力の１８０°のものを表わしているもの；クロツク信号を導出させるための手段；該メモリに結合された手段であつて、該クロツク信号にしたがつて該１連の０および１を逐次的な態様でくり返しアク■ スして制御信号を生成させるためのもの；および該アクセス手段に結合された手段であつて、該制御波形から該操作信号を導出して該特定のＰＷＭ出力が生成されるようにしたもの；が含まれているインバータ制御装置。
１３．該アクセス手段には、該クロツク信号に結合されている入力部を有するカウンタが含まれている請求の範囲第１２項記載のインバータ制御装置。
１４．半サイクルの出力が生成されたときを指示する半サイクル信号を生成するための手段が更に含まれており、該操作信号導出手段には半サイクル信号を制御波形と組合わせて操作信号を導出させるＡＮＤゲートが含まれている請求の範囲第１２項記載のインバータ制御装置。
１５．インバータには２個のスイツチが含まれており、該操作信号導出手段には制御波形を半サイクル信号の反転されたものと組合わせるための第２のＡＮＤゲートが含まれ、各ＡＮＤゲートは該インバータ内の１個のスイツチを制御するようにされている請求の範囲第１４項記載のインバータ制御装置。