JPS6248431B2 - - Google Patents
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Description
本発明はラスタ走査偏向回路、特に共振走査型
偏向回路に用いる自動S補正回路に関する。
陰極線管(CRT)等の大型で且つ比較的平面
状のスクリーンを有する表示装置は、電子銃から
発射された電子ビームを螢光体スクリーンに到達
する前に偏向するために、電磁偏向手段即ち偏向
ヨークを使用する。電子ビームを偏向するには、
偏向コイルに比較的線形の傾斜波信号、即ちのこ
ぎり波信号を流す。しかし、偏向コイルに供給す
る単位偏向電流値に対する螢光体スクリーン(フ
エースプレート)上の電子ビームの単位偏向量
は、CRTの管軸に対する偏向角が増大するに従
い増加する。これは、フエースプレート周辺部に
なる程、偏向中心から画いた球面と管面のずれが
大きくなるからである。この傾向は、大型のフエ
ースプレートで且つ奥行きの短い(即ち、偏向角
の大きい)CRTの場合には特に顕著である。
このため、第1図に示すように、非直線性のこ
ぎり波偏向信号を偏向コイルに印加し、電子ビー
ムがスクリーン全体を一様の単位偏向量で偏向で
きるようにしている。第1図に示した偏向信号波
形は正弦波形の一部に類似している。所望の非直
線性波形を得る回路はS補正回路として知られて
いるが、この回路は偏向回路に直列接続したS補
正キヤパシタを有する。
第2図はS補正回路を含む従来の偏向回路の一
例を示す回路図である。本回路は米国特許第
4241296号(特願昭55−70711号が対応)に開示さ
れている。第2図において、S補正キヤパシタ3
6は偏向コイル(ヨーク)35に直列接続し、こ
の直列回路にスイツチング・トランジスタ32、
ダンパー・ダイオード37、及び帰線消去キヤパ
シタ40が夫々並列接続している。この並列回路
の一端はシヤシー・アースに接続し、他端はフラ
イバツク・トランス34の1次巻線33及び端子
27を介して正電圧源B+に接続している。スイ
ツチング・トランジスタ32のベースは、トラン
ジスタ21,54,55,60及び関連する受動
素子を有する駆動回路によつて駆動される。この
駆動回路は、発振器(例えば、フリツプ・フロツ
プ回路)20から出力する矩形波パルスによつて
制御される。ダーリントン接続トランジスタ55
のコレクタは端子66を介して正電圧源に接続
し、他のダーリントン接続トランジスタ60のエ
ミツタは、キヤパシタ62、整流ダイオード6
7、フライバツク・トランス34の2次巻線61
を有する負電圧源に接続している。尚、1対のダ
ーリントン接続トランジスタ55,60は相補型
トランジスタ増幅器を構成する。
次に、第2図の回路の動作を説明する。発振器
20の出力の負サイクルでは、トランジスタ21
及び54は夫々オフ及びオンであり、トランジス
タ60は飽和しトランジスタ55はオフである。
スイツチング・トランジスタ32は、負の半サイ
クルになると急速にオフとなる。一方、発振器2
0の出力の正の半サイクルでは、トランジスタ2
1及び54は夫々オン及びオフになるので、トラ
ンジスタ55及び60を夫々オン及びオフにす
る。ダーリントン接続トランジスタ55は抵抗器
56を介してスイツチング・トランジスタ32に
ベース駆動電流を供給する。
トランジスタ32がオンになると、このスイツ
チング・トランジスタ32を介してフライバツ
ク・トランス34の1次巻線33に電流が流れ
る。したがつて、フライバツク・トランス34の
2次巻線61に負電圧が現われ、整流ダイオード
67を介してキヤパシタ62を充電し、ダーリン
トン接続トランジスタ60を駆動するのに必要な
負電源電圧を発生する。直列共振回路35−36
に蓄積されたエネルギーはトランジスタ32を介
して放出され、偏向コイル35に所定方向の偏向
電流を流す。この偏向電流は、リアクタンス成分
のために実質上正弦波状電流である。発振器20
の出力が負の半サイクルになると、トランジスタ
32がオフとなり1次巻線33に流れる電流を阻
止するので、スパイク状の負電圧が発生してダン
パー・ダイオード37をオンにする。次いで、正
電圧源B+から偏向コイル35に、上記の所定方
向と逆方向に偏向電流が流れる。この偏向電流
も、偏向コイル35に直列接続したキヤパシタ3
6があるので、実質上正弦波状電流である。
S補正キヤパシタ36の静電容量は、用途に応
じて最適のS補正が行えるように、偏向コイル3
5のインダクタンス及び走査速度を考慮して選択
される。ある種のテレビジヨン受像機、図形又は
英数字表示装置、或いは図形・英数字表示装置で
は、異なつた走査速度或いは連続して制御可能な
走査速度で動作できることが望ましい。しかし、
S補正キヤパシタの静電容量を、最適値に切り換
えたり或いは最適値に連続して制御する必要があ
つたので、異なつた走査速度で動作可能な偏向回
路の設計は従来誰も試みなかつた。
したがつて、本発明の目的は自動的にS補正キ
ヤパシタの静電容量を制御できる自動S補正回路
を提供することである。
本発明の他の目的は用途に応じて特性を制御で
きる偏向回路を提供することである。
本発明の更に他の目的は最適S補正に必要な静
電容量を選択する方法を提供することである。
以下、添付の図面を参照して本発明を説明す
る。第3図は本発明に係る自動S補正回路の好適
な一実施例を示すブロツク図である。入力端子7
2に印加された同期パルスは共振走査型偏向回路
74に加えられる。共振走査型偏向回路74とし
ては、例えば第2図に示した従来設計の回路を用
いてもよい。偏向回路74にはS補正回路76を
接続し、S補正回路76は、異なつた静電容量を
有する複数のS補正キヤパシタ及び偏向回路74
の偏向コイルに直列接続したスイツチング・マト
リクスを有する。図示しないが、スイツチング・
マトリクスは、第2図から判るように夫々のスイ
ツチの一端を接地できるので、例えばバイポー
ラ・トランジスタ或いはFET(電界効果トラン
ジスタ)等の電子スイツチ、又はリード・リレー
等の電気機械スイツチで構成できる。S補正回路
76は、S補正回路76のS補正キヤパシタ端子
電圧に応答する制御手段によつて制御される。こ
の制御手段は、第2図の実施例では、S補正キヤ
パシタの端子に現われたピーク電圧(VP)及び
ピーク・ピーク電圧(VP-P)を夫々検知するVP
ピーク検知回路78及びVP-P検知回路80を有
する。検知回路78,80で夫々検知されたVP
及びVP-P電圧は、電圧比VP/VP-Pに比例した
出力信号を得るため割算回路82に印加される。
割算回路82で得られた電圧比VP/VP-Pに対応
する信号は、S補正回路76のスイツチング・マ
トリクスを制御するスイツチ制御回路84に印加
される。
第3図及び上述の説明から明らかなように、本
発明の自動S補正回路は、S補正キヤパシタの端
子電圧を利用する閉ループである。本発明は新規
なアルゴリズムを用い、表示装置の表示面に直線
性の良好な表示を行うのに必要なS補正キヤパシ
タの静電容量を決定している。若し、S補正回路
76内に適当な静電容量のキヤパシタがない場合
には、制御回路84は上記のアルゴリズムに従つ
て静電容量を増減して最適値となるように制御
し、最適値に達すると制御回路84は静電容量の
制御を停止する。最適静電容量を決定するアルゴ
リズムは、走査速度を変えた場合、電圧比VP/
VP-Pを一定値に維持すればS補正キヤパシタの
静電容量を正しい値にできるという点に基づいて
いる。以下、上述のアルゴリズムを数式を用いて
説明する。
偏向コイル35を流れる偏向電流iDは次の(1)
式で与えられる。
iD=Isinωt ……(1)
ここで、I:必要とされるピーク偏向電流に基
づいた一定電流
The present invention relates to automatic S-correction circuits for use in raster scanning deflection circuits, particularly resonant scanning deflection circuits. Display devices with large and relatively flat screens, such as cathode ray tubes (CRTs), use electromagnetic deflection means to deflect the electron beam emitted from the electron gun before it reaches the phosphor screen. Use a yoke. To deflect the electron beam,
A relatively linear gradient or sawtooth signal is applied to the deflection coil. However, the unit deflection amount of the electron beam on the phosphor screen (face plate) for a unit deflection current value supplied to the deflection coil increases as the deflection angle with respect to the tube axis of the CRT increases. This is because the closer to the periphery of the face plate, the greater the deviation between the spherical surface and the tube surface as viewed from the center of deflection. This tendency is particularly noticeable in the case of CRTs that have a large face plate and a short depth (that is, a large deflection angle). Therefore, as shown in FIG. 1, a nonlinear sawtooth deflection signal is applied to the deflection coil so that the electron beam can be deflected over the entire screen by a uniform unit deflection amount. The deflection signal waveform shown in FIG. 1 resembles a portion of a sinusoidal waveform. The circuit that obtains the desired nonlinear waveform is known as an S-correction circuit, and this circuit has an S-correction capacitor connected in series with the deflection circuit. FIG. 2 is a circuit diagram showing an example of a conventional deflection circuit including an S correction circuit. This circuit is US Patent No.
It is disclosed in No. 4241296 (corresponding to Japanese Patent Application No. 55-70711). In Fig. 2, S correction capacitor 3
6 is connected in series to a deflection coil (yoke) 35, and a switching transistor 32,
A damper diode 37 and a blanking capacitor 40 are each connected in parallel. One end of this parallel circuit is connected to chassis earth, and the other end is connected via primary winding 33 of flyback transformer 34 and terminal 27 to positive voltage source B+. The base of switching transistor 32 is driven by a drive circuit comprising transistors 21, 54, 55, 60 and associated passive components. This drive circuit is controlled by square wave pulses output from an oscillator (eg, a flip-flop circuit) 20. Darlington connection transistor 55
The collector of is connected to a positive voltage source via a terminal 66, and the emitter of the other Darlington connected transistor 60 is connected to a capacitor 62 and a rectifier diode 6.
7. Secondary winding 61 of flyback transformer 34
connected to a negative voltage source with a Note that the pair of Darlington connected transistors 55 and 60 constitute a complementary transistor amplifier. Next, the operation of the circuit shown in FIG. 2 will be explained. In the negative cycle of the output of the oscillator 20, the transistor 21
and 54 are off and on, respectively, transistor 60 is saturated and transistor 55 is off.
Switching transistor 32 turns off rapidly during the negative half cycle. On the other hand, oscillator 2
In the positive half cycle of 0 output, transistor 2
1 and 54 turn on and off, respectively, turning transistors 55 and 60 on and off, respectively. Darlington connected transistor 55 provides base drive current to switching transistor 32 via resistor 56. When transistor 32 is turned on, current flows through switching transistor 32 into primary winding 33 of flyback transformer 34. Therefore, a negative voltage appears on the secondary winding 61 of the flyback transformer 34, charging the capacitor 62 through the rectifier diode 67 and generating the negative supply voltage necessary to drive the Darlington connected transistor 60. Series resonant circuit 35-36
The energy stored in is released through the transistor 32, causing a deflection current to flow in a predetermined direction through the deflection coil 35. This deflection current is substantially sinusoidal due to the reactance component. Oscillator 20
When the output of is in the negative half cycle, transistor 32 turns off and blocks current flowing through primary winding 33, creating a negative voltage spike that turns damper diode 37 on. Next, a deflection current flows from the positive voltage source B+ to the deflection coil 35 in a direction opposite to the above-mentioned predetermined direction. This deflection current also flows through the capacitor 3 connected in series to the deflection coil 35.
6, so it is a substantially sinusoidal current. The capacitance of the S correction capacitor 36 is determined by the deflection coil 3 so that the optimum S correction can be performed depending on the application.
5 in consideration of the inductance and scanning speed. In some television receivers, graphical or alphanumeric display devices, or graphical and alphanumeric display devices, it is desirable to be able to operate at different or continuously controllable scanning speeds. but,
Since it was necessary to switch the capacitance of the S-correction capacitor to an optimum value or to continuously control the capacitance to an optimum value, no one had previously attempted to design a deflection circuit that could operate at different scanning speeds. SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide an automatic S-correction circuit that can automatically control the capacitance of an S-correction capacitor. Another object of the present invention is to provide a deflection circuit whose characteristics can be controlled depending on the application. Yet another object of the invention is to provide a method for selecting the capacitance required for optimal S correction. The present invention will now be described with reference to the accompanying drawings. FIG. 3 is a block diagram showing a preferred embodiment of the automatic S correction circuit according to the present invention. Input terminal 7
The synchronizing pulse applied to 2 is applied to a resonant scanning deflection circuit 74. As the resonant scanning deflection circuit 74, the conventionally designed circuit shown in FIG. 2, for example, may be used. An S correction circuit 76 is connected to the deflection circuit 74, and the S correction circuit 76 includes a plurality of S correction capacitors having different capacitances and the deflection circuit 74.
The switching matrix has a switching matrix connected in series with the deflection coils. Although not shown, switching
The matrix can be composed of electronic switches such as bipolar transistors or FETs (field effect transistors), or electromechanical switches such as reed relays, since one end of each switch can be grounded, as can be seen in FIG. The S correction circuit 76 is controlled by control means responsive to the S correction capacitor terminal voltage of the S correction circuit 76. In the embodiment shown in FIG. 2, this control means includes a V P which detects the peak voltage (V P ) and the peak-to-peak voltage (V PP ) appearing at the terminals of the S correction capacitor, respectively.
It has a peak detection circuit 78 and a VPP detection circuit 80. V P detected by the detection circuits 78 and 80 respectively
and V PP voltages are applied to a divider circuit 82 to obtain an output signal proportional to the voltage ratio V P /V PP .
A signal corresponding to the voltage ratio V P /V PP obtained by the divider circuit 82 is applied to a switch control circuit 84 that controls the switching matrix of the S correction circuit 76 . As is clear from FIG. 3 and the above description, the automatic S-correction circuit of the present invention is a closed loop that utilizes the terminal voltage of the S-correction capacitor. The present invention uses a novel algorithm to determine the capacitance of the S correction capacitor necessary to provide a display with good linearity on the display surface of a display device. If there is no capacitor with an appropriate capacitance in the S correction circuit 76, the control circuit 84 increases or decreases the capacitance according to the above algorithm to control the capacitance to the optimum value. When the value reaches , the control circuit 84 stops controlling the capacitance. The algorithm for determining the optimal capacitance is based on the voltage ratio V P /
It is based on the point that if V PP is maintained at a constant value, the capacitance of the S correction capacitor can be set to the correct value. The above algorithm will be explained below using mathematical formulas. The deflection current i D flowing through the deflection coil 35 is as follows (1)
It is given by Eq. i D = Isinωt ...(1) where I: constant current based on the required peak deflection current
【式】(Lはヨーク・インダクタンス、C
はS補正キヤパシタの静電容量)
S補正キヤパシタの端子電圧は(2)式から求ま
る。
S補正キヤパシタ端子のピーク電圧VPはt=
0に現われ、最小電圧VMはt=tnaxに現われ
る。尚、tnaxは走査サイクルの終了時点を示
す。したがつて、
電圧比VP/VP-Pは次の(4)式で与えられる。
ωt=θ、ここでθは偏向電流が流れる期間に相
当する正弦波の位相角なので、ωtnax=θnaxで
ある。したがつて、任意のCRT及びヨークの組
み合せに対して、θnaxはCRTのフエースプレー
トを走査する電子ビームの偏位量に拘らず一定で
あり、電子ビームの走査速度とは無関係であるこ
とが判る。したがつて、走査速度が変化した場
合、θnaxが一定値であることが必要であり、θn
axが一定値に維持されるためには電圧比VP/VP
−Pが一定でなければならないことが判る。尚、
である。(5)式から、Lは一定値を有する偏向ヨー
クのインダクタンスなので、tnax∝√即ちC
∝t2 naxである。
第4図は本発明による自動S補正回路の一実施
例を示す。S補正回路76は一端が線10を介し
て共振偏向回路74(第3図)の偏向コイルに共
通接続された複数個のS補正キヤパシタ36a,
36b……,36nを含む。キヤパシタ36aの
他端は直接接地しており、36b……36nの他
端は夫々スイツチ12b……12nを介して電気
的に選択接地される。各スイツチ12はリレーの
みでもよいが、図示の例ではトランジスタQ1で
駆動されるリレーSW及びトランジスタQ1〜Q3を
含む電子スイツチの並列回路により構成してい
る。
S補正キヤパシタ36の端子電圧は、ダイオー
ドD2及びキヤパシタC2を含む従来のピーク検出
器78、及びダイオードD3,D4とキヤパシタ
C3,C4とより成る従来のピーク・ピーク検出器
80に印加して夫々VP及びVP-Pを得る。VPは
可変分圧器R2−R3を介して夫々演算増幅器14
及び16の非反転及び反転入力端に印加する。V
P-Pは、夫々所定分圧比の分圧器R6−R7及びR4−
R5を介して演算増幅器14及び16の反転及び
非反転入力端に加える。これら演算増幅器14,
16の出力は発振器86に印加すると共に後者の
出力はトランジスタQ5のベースに印加する。発
振器86の出力及びトランジスタQ5のコレクタ
出力を夫々可逆カウンタ88のクロツク端子CK
及びカウントアツプ・ダウン制御端子UP/Dへ
印加する。可逆カウンタ88の出力Qb〜QoはS
補正回路76のスイツチ12b……12nの制御
端子へ印加する。
動作を説明すると、S補正キヤパシタ36には
前述のとおりの正弦及び余弦偏向電流が流れ、対
応する電圧のピーク値VP及びピーク・ピーク値
VP-Pが夫々検出器78,80から得られる。可
変分圧器R2−R3はVP/VP-P=Kの比を所望値
に選定する為に使用する(即ちVP/K=VP-
P)。ここで、分圧器R6−R7及びR4−R5の分圧比
を夫々a,bとする。aVP-P<VP/Kのとき、
演算増幅器14は正出力を出し、bVP-P>VP/
Kのとき、演算増幅器16は正出力を出す。よつ
て、bVP-P<VP/K<aVP-Pの範囲では比較器と
して動作する演算増幅器14,16は共に正出力
を出さない。発振器86は増幅器14,16のい
ずれかが正出力を出すとき所定の低周波で発振
し、可逆カウンタ88をクロツクする。可逆カウ
ンタ88は増幅器16の出力で計数方向が反転す
るので、増幅器14又は16いずれかが正出力を
出すかにより発振器86の動作は不変であるが、
可逆カウンタ88の計数方向のみが切換わる。V
P/Kが上述した範囲内であれば最適Sキヤパシ
タが選択されており、回路はこの状態を維持す
る。
可逆カウンタ88の出力は通常高レベルであ
り、トランジスタQ1,Q2,Q4はオン、Q3はオフ
であり、リレーSW及び電子スイツチQ4共にオン
である。しかし、例えばQb出力が低レベルとな
ると、リレーSW及びトランジスタQ4が共にオフ
となり、キヤパシタ36bを回路から切離す。こ
の場合に、ダイオードD1もオフとなるので、キ
ヤパシタC1と抵抗器R1の時定数で決まる所定期
間中電子スイツチトランジスタQ4をオンとす
る。これにより発振器86が次のクロツクパルス
を発生する迄VP及びVP-Pの変動を阻止する。
尚、回路詳細は省略するが、各スイツチ12b…
…12nは可逆カウンタ88からのQb……Qo出
力により同様に動作して、bVP-P<VP/K<
aVP-Pの出力電圧がSキヤパシタ36に現われる
よう自動的にS補正動作を行う。ここでキヤパシ
タ36a……36nの個数及びキヤパシタンスは
補正したい精度に応じて任意に選択し得ることは
いうまでもない。
以上の説明から判るように、本発明の自動S補
正回路はS補正キヤパシタの端子に現われるピー
ク及びピーク・ピーク電圧を検知し、自動的にS
補正キヤパシタの最適静電容量を決定する。本発
明の自動S補正回路は構成が極めて簡単で且つ安
価であり、本発明は従来の回路構成及び市販の回
路素子を用いて実施できるという特徴を有する。
尚、本発明の自動S補正を更に正確に行う必要が
あれば、デジタル制御を用いてもよい。[Formula] (L is the yoke inductance, C is the capacitance of the S correction capacitor) The terminal voltage of the S correction capacitor can be found from equation (2). The peak voltage V P of the S correction capacitor terminal is t=
0, and the minimum voltage V M appears at t=t nax . Note that t nax indicates the end point of the scanning cycle. Therefore, The voltage ratio V P /V PP is given by the following equation (4). ωt=θ, where θ is the phase angle of the sine wave corresponding to the period during which the deflection current flows, so ωt nax =θ nax . Therefore, for any combination of CRT and yoke, θ nax is constant regardless of the amount of deviation of the electron beam scanning the face plate of the CRT, and is independent of the scanning speed of the electron beam. I understand. Therefore, when the scanning speed changes, θ nax must be a constant value, and θ n
In order to maintain ax at a constant value, the voltage ratio V P /V P
It turns out that -P must be constant. still, It is. From equation (5), since L is the inductance of the deflection yoke having a constant value, t nax ∝√, that is, C
∝t 2 nax . FIG. 4 shows an embodiment of an automatic S correction circuit according to the present invention. The S correction circuit 76 includes a plurality of S correction capacitors 36a, one end of which is commonly connected to the deflection coil of the resonant deflection circuit 74 (FIG. 3) via a line 10.
36b..., 36n included. The other end of the capacitor 36a is directly grounded, and the other ends of the capacitors 36b...36n are electrically selectively grounded via switches 12b...12n, respectively. Each switch 12 may be a relay only, but in the illustrated example, it is constituted by a parallel circuit of electronic switches including a relay SW driven by a transistor Q1 and transistors Q1 to Q3 . The voltage at the terminals of S-correction capacitor 36 is determined by a conventional peak detector 78 including diode D 2 and capacitor C 2 and diodes D 3 , D 4 and capacitor C 2 .
C 3 and C 4 are applied to a conventional peak-to-peak detector 80 to obtain V P and V PP respectively. V P are connected to operational amplifiers 14 through variable voltage dividers R 2 −R 3 respectively.
and 16 non-inverting and inverting inputs. V
PP are voltage dividers R 6 − R 7 and R 4 − with predetermined partial pressure ratios, respectively.
It is applied via R 5 to the inverting and non-inverting inputs of operational amplifiers 14 and 16. These operational amplifiers 14,
The output of 16 is applied to an oscillator 86 and the output of the latter is applied to the base of transistor Q5 . The output of the oscillator 86 and the collector output of the transistor Q5 are respectively connected to the clock terminal CK of the reversible counter 88.
and the count up/down control terminal UP/D. The outputs Q b to Q o of the reversible counter 88 are S
The voltage is applied to the control terminals of the switches 12b...12n of the correction circuit 76. In operation, the sine and cosine deflection currents as described above flow through the S-correction capacitor 36, and corresponding voltage peak values V P and peak-to-peak values V PP are obtained from detectors 78 and 80, respectively. The variable voltage divider R 2 -R 3 is used to select the ratio of V P /V PP =K to the desired value (i.e. V P /K = V P-
P ). Here, the voltage division ratios of voltage dividers R 6 -R 7 and R 4 -R 5 are assumed to be a and b, respectively. When aV PP <V P /K,
The operational amplifier 14 outputs a positive output, and bV PP >V P /
When K, the operational amplifier 16 provides a positive output. Therefore, in the range of bV PP <V P /K<aV PP , neither of the operational amplifiers 14 and 16 operating as a comparator outputs a positive output. Oscillator 86 oscillates at a predetermined low frequency when either amplifier 14 or 16 provides a positive output, and clocks reversible counter 88. Since the counting direction of the reversible counter 88 is reversed by the output of the amplifier 16, the operation of the oscillator 86 remains unchanged depending on whether the amplifier 14 or 16 outputs a positive output.
Only the counting direction of the reversible counter 88 is switched. V
If P /K is within the above range, the optimal S capacitor has been selected and the circuit maintains this state. The output of reversible counter 88 is normally at a high level, transistors Q 1 , Q 2 , Q 4 are on, Q 3 is off, and both relay SW and electronic switch Q 4 are on. However, if, for example, the Q b output goes low, relay SW and transistor Q 4 are both turned off, disconnecting capacitor 36b from the circuit. In this case, diode D1 is also turned off, turning on electronic switch transistor Q4 for a predetermined period determined by the time constants of capacitor C1 and resistor R1 . This prevents variations in V P and V PP until oscillator 86 generates the next clock pulse.
Although the circuit details are omitted, each switch 12b...
...12n operates in the same way by the Q b ... Q o output from the reversible counter 88, and bV PP <V P /K <
The S correction operation is automatically performed so that the output voltage of aV PP appears on the S capacitor 36. It goes without saying that the number and capacitance of the capacitors 36a...36n can be arbitrarily selected depending on the accuracy desired for correction. As can be seen from the above explanation, the automatic S correction circuit of the present invention detects the peak and peak-to-peak voltage appearing at the terminal of the S correction capacitor, and automatically
Determine the optimal capacitance of the correction capacitor. The automatic S correction circuit of the present invention has an extremely simple and inexpensive structure, and has the feature that the present invention can be implemented using a conventional circuit structure and commercially available circuit elements.
Incidentally, if it is necessary to perform the automatic S correction of the present invention more accurately, digital control may be used.
第1図はS補正後の偏向電流波形(実線)を示
す波形図、第2図はS補正回路を有する従来の偏
向回路の回路図、第3図は本発明の自動S補正回
路のブロツク図、第4図は本発明の自動S補正回
路の一実施例を示す回路図である。
74……共振走査型偏向回路、76……S補正
キヤパシタ、78……ピーク電圧検出器、80…
…ピーク・ピーク電圧検出器、82……割算器、
84……スイツチ制御手段。
Fig. 1 is a waveform diagram showing the deflection current waveform (solid line) after S correction, Fig. 2 is a circuit diagram of a conventional deflection circuit having an S correction circuit, and Fig. 3 is a block diagram of the automatic S correction circuit of the present invention. , FIG. 4 is a circuit diagram showing an embodiment of the automatic S correction circuit of the present invention. 74... Resonant scanning deflection circuit, 76... S correction capacitor, 78... Peak voltage detector, 80...
...Peak-to-peak voltage detector, 82...Divider,
84...Switch control means.
Claims (1)
パシタの端子間に現れるピーク電圧及びピーク・
ピーク電圧を検出する電圧検出手段と、該電圧検
出手段の検出値に基づき上記S補正キヤパシタの
静電容量を制御して上記ピーク電圧及び上記ピー
ク・ピーク電圧比が所定範囲内の値になるように
する制御手段とを具えることを特徴とする共振走
査型偏向回路の自動S補正回路。1 A controllable S correction capacitor and the peak voltage and peak voltage appearing between the terminals of the correction capacitor.
Voltage detecting means for detecting a peak voltage; and controlling the capacitance of the S correction capacitor based on the detected value of the voltage detecting means so that the peak voltage and the peak-to-peak voltage ratio are within a predetermined range. An automatic S correction circuit for a resonant scanning deflection circuit, characterized in that the automatic S correction circuit comprises:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5231981A JPS57166778A (en) | 1981-04-07 | 1981-04-07 | Automatic s correcting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5231981A JPS57166778A (en) | 1981-04-07 | 1981-04-07 | Automatic s correcting circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57166778A JPS57166778A (en) | 1982-10-14 |
JPS6248431B2 true JPS6248431B2 (en) | 1987-10-14 |
Family
ID=12911461
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5231981A Granted JPS57166778A (en) | 1981-04-07 | 1981-04-07 | Automatic s correcting circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS57166778A (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2835035B2 (en) * | 1996-12-13 | 1998-12-14 | 株式会社日立製作所 | Display device |
-
1981
- 1981-04-07 JP JP5231981A patent/JPS57166778A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS57166778A (en) | 1982-10-14 |
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