JPS6244855B2 - - Google Patents
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- JPS6244855B2 JPS6244855B2 JP12024581A JP12024581A JPS6244855B2 JP S6244855 B2 JPS6244855 B2 JP S6244855B2 JP 12024581 A JP12024581 A JP 12024581A JP 12024581 A JP12024581 A JP 12024581A JP S6244855 B2 JPS6244855 B2 JP S6244855B2
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Description
【発明の詳細な説明】
本発明は半導体素子等の電子部品を取り付ける
ために使用される構成体の製造方法に関するもの
である。ここで、構成体とは基板及び壁部材を有
し、電子部品を気密に封止する容器だけでなく、
壁部材を特別に必要としない形式の電子部品支持
用の基板をも含んでいる。
ために使用される構成体の製造方法に関するもの
である。ここで、構成体とは基板及び壁部材を有
し、電子部品を気密に封止する容器だけでなく、
壁部材を特別に必要としない形式の電子部品支持
用の基板をも含んでいる。
一般に、この種の電子部品取付用構成体の一つ
として、超高周波半導体素子を収納するための容
器がある。このような容器には、半導体素子の各
電極と電気的に接続されるメタライズ層が被着さ
れ、且つ、外部引出リードがロー材を用いて各メ
タライズ層に取り付けられているのが普通であ
る。このような超高周波素子用容器では、メタラ
イズ層、外部引出リード等による寄生インダクタ
ンス及び寄生容量を出来るだけ小さくすることが
要求される。
として、超高周波半導体素子を収納するための容
器がある。このような容器には、半導体素子の各
電極と電気的に接続されるメタライズ層が被着さ
れ、且つ、外部引出リードがロー材を用いて各メ
タライズ層に取り付けられているのが普通であ
る。このような超高周波素子用容器では、メタラ
イズ層、外部引出リード等による寄生インダクタ
ンス及び寄生容量を出来るだけ小さくすることが
要求される。
従来、寄生インダクタンス及び寄生容量を減少
させるために、壁部材上に封止される蓋部材を導
体によつて形成し、この蓋部材と基板上の半導体
素子とを壁部材の内側面に形成されたメタライズ
層によつて電気的に接続した半導体素子用容器が
提案されている（特願昭55年第78001号明細書参
照）。また、当該明細書には、壁部材の内側面に
所定幅のメタライズ層を形成するために、壁部材
の内側面に溝を形成し、この溝にのみメタライズ
層を残す方法も記載されている。
させるために、壁部材上に封止される蓋部材を導
体によつて形成し、この蓋部材と基板上の半導体
素子とを壁部材の内側面に形成されたメタライズ
層によつて電気的に接続した半導体素子用容器が
提案されている（特願昭55年第78001号明細書参
照）。また、当該明細書には、壁部材の内側面に
所定幅のメタライズ層を形成するために、壁部材
の内側面に溝を形成し、この溝にのみメタライズ
層を残す方法も記載されている。
上述した提案によれば、確かに容器に寄生する
容量及びインダクタンスを軽減することが可能で
ある。しかしながら、半導体素子を搭載した基板
表面上のメタライズ層が内側面に被着されたメタ
ライズ層と連続している場合、半導体素子を取り
付けるためのロー材（例えば、Au−Si）が基板
上のメタライズ層を流れると共に、内側面上のメ
タライズ層を伝つて壁部材の上端部に這い上り、
この結果、蓋部材と壁部材とのシールが十分でな
くなるという現象が見い出された。更に、蓋部材
は壁部材の上端部にAu−Sn等のロー材によりロ
ー付されるが、このロー付の際、ロー材が壁部材
内側面のメタライズ層を伝つて基板上に流出し、
壁部材と蓋部材とのシール性を損なつたり、ある
いは、ボンデイングした金属配線が侵食されたり
して剥離や切断が生じる場合があつた。
容量及びインダクタンスを軽減することが可能で
ある。しかしながら、半導体素子を搭載した基板
表面上のメタライズ層が内側面に被着されたメタ
ライズ層と連続している場合、半導体素子を取り
付けるためのロー材（例えば、Au−Si）が基板
上のメタライズ層を流れると共に、内側面上のメ
タライズ層を伝つて壁部材の上端部に這い上り、
この結果、蓋部材と壁部材とのシールが十分でな
くなるという現象が見い出された。更に、蓋部材
は壁部材の上端部にAu−Sn等のロー材によりロ
ー付されるが、このロー付の際、ロー材が壁部材
内側面のメタライズ層を伝つて基板上に流出し、
壁部材と蓋部材とのシール性を損なつたり、ある
いは、ボンデイングした金属配線が侵食されたり
して剥離や切断が生じる場合があつた。
このように、ロー材がメタライズ層を伝つて這
い上つたり、あるいはメタライズ層を通つて流出
する現象は基板の外周面にメタライズ層を形成
し、このメタライズ層と外部引出リードとをロー
材を用いて接着した場合にも同様に観察された。
い上つたり、あるいはメタライズ層を通つて流出
する現象は基板の外周面にメタライズ層を形成
し、このメタライズ層と外部引出リードとをロー
材を用いて接着した場合にも同様に観察された。
特開昭50−10564号公報及び特開昭50−112784
号公報には、ロー材の平面上における流出を防止
するために、ロー付けされる導体の周辺に絶縁物
によつて形成されたダムを設けることが提案され
ている。
号公報には、ロー材の平面上における流出を防止
するために、ロー付けされる導体の周辺に絶縁物
によつて形成されたダムを設けることが提案され
ている。
しかしながら、上記した公報は、平面に対して
角度をもつ側面上の導体を伝つて、ロー材が這い
上つていくという現象並びにその悪影響につい
て、何等指摘していない。即ち、これら公報で
は、平面方向へのロー材の流出のみが考慮されて
おり、垂直方向へのロー材の流出については何等
考慮されていない。このことは、垂直方向に延び
る側面の極めて限られた領域にのみ、制限的にメ
タライズ層等を被着する技術について、上記公報
は全く示唆していないことを意味している。
角度をもつ側面上の導体を伝つて、ロー材が這い
上つていくという現象並びにその悪影響につい
て、何等指摘していない。即ち、これら公報で
は、平面方向へのロー材の流出のみが考慮されて
おり、垂直方向へのロー材の流出については何等
考慮されていない。このことは、垂直方向に延び
る側面の極めて限られた領域にのみ、制限的にメ
タライズ層等を被着する技術について、上記公報
は全く示唆していないことを意味している。
本発明の目的は側面に被着されたメタライズ層
を伝つてロー材が流れるのを防止することができ
る電子部品取付用構成体の製造方法を提供するこ
とである。
を伝つてロー材が流れるのを防止することができ
る電子部品取付用構成体の製造方法を提供するこ
とである。
本発明の他の目的はロー材の這い上り及び流出
の現象を防止できる壁部材を備えた電子部品取付
用構成体の製造方法を提供することである。
の現象を防止できる壁部材を備えた電子部品取付
用構成体の製造方法を提供することである。
以下、図面を参照して説明する。
第１図乃至第３図を参照すると、本発明の第１
の実施例に係る電子部品取付用構成体は超高周波
帯用電界効果トランジスタ（FET）チツプ２０
（第２図及び第３図参照）を収納するための容器
を形成している。第１図に示すように、この容器
はセラミツク基板２１、この基板２１上に内側に
空間を残して搭載されたセラミツク壁部材２２、
及びこの壁部材２２の上端に取り付けられた蓋部
材２３とを有している。この実施例における蓋部
材２３は昭和55年特願第78001号明細書の場合と
同様に、Cuあるいはコバー等の金属によつて形
成され、この金属製蓋部材２３はAu−Sn等のロ
ー材２４によつて壁部材２２上にシールされてい
る。この蓋部材２３はFETチツプ２０のソース
と接続され、ソース電極として役立つ。
の実施例に係る電子部品取付用構成体は超高周波
帯用電界効果トランジスタ（FET）チツプ２０
（第２図及び第３図参照）を収納するための容器
を形成している。第１図に示すように、この容器
はセラミツク基板２１、この基板２１上に内側に
空間を残して搭載されたセラミツク壁部材２２、
及びこの壁部材２２の上端に取り付けられた蓋部
材２３とを有している。この実施例における蓋部
材２３は昭和55年特願第78001号明細書の場合と
同様に、Cuあるいはコバー等の金属によつて形
成され、この金属製蓋部材２３はAu−Sn等のロ
ー材２４によつて壁部材２２上にシールされてい
る。この蓋部材２３はFETチツプ２０のソース
と接続され、ソース電極として役立つ。
更に第１図を参照すると、基板２１の外周面に
は、壁部材２２で囲まれた空間まで延びるメタラ
イズ層２５が被着されており、このメタライズ層
２５上に、ロー材（図示せず）により、外部引出
リード２６及び２７が取り付けられている。ここ
では、第１図の左側のリード２６はゲート電極と
して役立ち、右側のリード２７はドレイン電極と
しての機能をもつものとする。
は、壁部材２２で囲まれた空間まで延びるメタラ
イズ層２５が被着されており、このメタライズ層
２５上に、ロー材（図示せず）により、外部引出
リード２６及び２７が取り付けられている。ここ
では、第１図の左側のリード２６はゲート電極と
して役立ち、右側のリード２７はドレイン電極と
しての機能をもつものとする。
ここで、第２図及び第３図を参照すると、基板
２１の一主面上には、その主面の中央部を横切る
ように被着されたソース用メタライズ層２８が設
けられており、このソース用メタライズ層２８は
壁部材２２の内側面を通つて、壁部材２２の上端
まで達している。したがつて、第３図に示すよう
に、ロー材２４を介して金属製の蓋部材２３が壁
部材２２の上端に取り付けられた場合、ソース用
メタライズ層２８は蓋部材２３と電気的に接続さ
れた状態になる。
２１の一主面上には、その主面の中央部を横切る
ように被着されたソース用メタライズ層２８が設
けられており、このソース用メタライズ層２８は
壁部材２２の内側面を通つて、壁部材２２の上端
まで達している。したがつて、第３図に示すよう
に、ロー材２４を介して金属製の蓋部材２３が壁
部材２２の上端に取り付けられた場合、ソース用
メタライズ層２８は蓋部材２３と電気的に接続さ
れた状態になる。
基板２１の主面上には、第２図に示すように、
ゲートリード２６と接続されるゲートメタライズ
層及びドレインリード２７と接続されるドレイン
メタライズ層が被着される。
ゲートリード２６と接続されるゲートメタライズ
層及びドレインリード２７と接続されるドレイン
メタライズ層が被着される。
FETチツプ２０はソースメタライズ層２８上
にAu−Si等のロー材２９によつて取り付けられ
ると共に、金属細線３０を用いて、各メタライズ
層とチツプ２０上の電極との接続がボンデイング
により行なわれる。
にAu−Si等のロー材２９によつて取り付けられ
ると共に、金属細線３０を用いて、各メタライズ
層とチツプ２０上の電極との接続がボンデイング
により行なわれる。
第２図及び第３図を更に参照すると、壁部材２
２の内側面のうち、ソースメタライズ層２８が被
着された部分には、溝３１が設けられており、内
側面上のメタライズ層２８はこの溝３１の中にの
み被着されている。このような構造を採用した場
合、壁部材２２の内側面上のメタライズ層２８は
溝３１の幅及び高さによつて定まるから、メタラ
イズ層２８のインダクタンス等を設計値通りの値
にすることが可能である。
２の内側面のうち、ソースメタライズ層２８が被
着された部分には、溝３１が設けられており、内
側面上のメタライズ層２８はこの溝３１の中にの
み被着されている。このような構造を採用した場
合、壁部材２２の内側面上のメタライズ層２８は
溝３１の幅及び高さによつて定まるから、メタラ
イズ層２８のインダクタンス等を設計値通りの値
にすることが可能である。
しかしながら、上述した構造の容器では、
FETチツプ２０をロー材２９によりソースメタ
ライズ層２８上にマウントした場合、ロー材２９
がメタライズ層２８上に流れ出し、壁部材２２に
達するだけでなく、壁部材２２の内壁面上のメタ
ライズ層２８を伝つて這い上り、遂には、壁部材
２２の上端にも及ぶという現象が見られた。
FETチツプ２０をマウントするためのロー材２
９は蓋部材２３をシールするためのロー材２４と
は異なつているから、FETチツプ２０をマウン
トするロー材２９が壁部材２２の上端に流出する
と、蓋部材２３のシールに悪影響を及ぼし、充分
な気密性が達成できなくなつてしまう。一方、蓋
部材２３の取付けの際、蓋部材２３を取り付ける
ためのロー材２４も壁部材２２の内側面上のメタ
ライズ層２８を伝つて流出し、これによつても、
気密性が損なわれることが多い。更に、基板２１
上のメタライズ層２８上をロー材２４が流れた場
合、一旦ボンデイングされた金属細線３０が剥離
したり、あるいは、断線するという事故が生じ易
くなる。
FETチツプ２０をロー材２９によりソースメタ
ライズ層２８上にマウントした場合、ロー材２９
がメタライズ層２８上に流れ出し、壁部材２２に
達するだけでなく、壁部材２２の内壁面上のメタ
ライズ層２８を伝つて這い上り、遂には、壁部材
２２の上端にも及ぶという現象が見られた。
FETチツプ２０をマウントするためのロー材２
９は蓋部材２３をシールするためのロー材２４と
は異なつているから、FETチツプ２０をマウン
トするロー材２９が壁部材２２の上端に流出する
と、蓋部材２３のシールに悪影響を及ぼし、充分
な気密性が達成できなくなつてしまう。一方、蓋
部材２３の取付けの際、蓋部材２３を取り付ける
ためのロー材２４も壁部材２２の内側面上のメタ
ライズ層２８を伝つて流出し、これによつても、
気密性が損なわれることが多い。更に、基板２１
上のメタライズ層２８上をロー材２４が流れた場
合、一旦ボンデイングされた金属細線３０が剥離
したり、あるいは、断線するという事故が生じ易
くなる。
第２図及び第３図に示す実施例では、壁部材２
２の内側面に設けられた溝３１上のソースメタラ
イズ層２８を全面にわたつて基板２１のセラミツ
クと同じ材質の絶縁層３２によつて被覆してい
る。このように、ロー材によるチツプ２０のマウ
ント工程及び蓋部材２３のシール工程の前に、絶
縁層３２によつて壁部材２２の内壁面上のメタラ
イズ層２８を覆つておくことにより、以後行なわ
れるロー材を用いた工程の際、ロー材が流出する
のを防止することができる。したがつて、蓋部材
２３のシール性は向上すると共に、金属細線３０
の剥離、断線による不良も防止できる。
２の内側面に設けられた溝３１上のソースメタラ
イズ層２８を全面にわたつて基板２１のセラミツ
クと同じ材質の絶縁層３２によつて被覆してい
る。このように、ロー材によるチツプ２０のマウ
ント工程及び蓋部材２３のシール工程の前に、絶
縁層３２によつて壁部材２２の内壁面上のメタラ
イズ層２８を覆つておくことにより、以後行なわ
れるロー材を用いた工程の際、ロー材が流出する
のを防止することができる。したがつて、蓋部材
２３のシール性は向上すると共に、金属細線３０
の剥離、断線による不良も防止できる。
壁部材２２の溝３１にのみメタライズ層２８及
び絶縁層３２を残す方法については先に引用した
昭和55年特許願第78001号明細書に詳述してある
から、ここでは概略的な説明にとどめる。まず、
第２図に示す一対の溝３１を両端とする第１の開
孔を未焼結セラミツクシート（以下、グリーンシ
ートと呼ぶ）に穿設する。次に、第１の開孔の内
側面に、メタライズ層を被着した後、少なくとも
このメタライズ層上には、スクリーン印刷法等に
より、アルミナを主成分とする絶縁層を形成す
る。続いて、両端を残して第１の開孔と交叉する
第２の開孔をあけ、溝３１の部分にのみ、メタラ
イズ層２８及び絶縁層３２を残して、他の部分に
おけるメタライズ層及び絶縁層を除去する。これ
によつて、第２図に示すような壁部材２２を製作
することができる。以後、メタライズ層を形成さ
れた基板２１と焼結して、壁部材２２と基板２１
とを一体化すること及びロー材を用いてFETチ
ツプ２０及び蓋部材２３を取り付けること等は従
来の場合と同じである。
び絶縁層３２を残す方法については先に引用した
昭和55年特許願第78001号明細書に詳述してある
から、ここでは概略的な説明にとどめる。まず、
第２図に示す一対の溝３１を両端とする第１の開
孔を未焼結セラミツクシート（以下、グリーンシ
ートと呼ぶ）に穿設する。次に、第１の開孔の内
側面に、メタライズ層を被着した後、少なくとも
このメタライズ層上には、スクリーン印刷法等に
より、アルミナを主成分とする絶縁層を形成す
る。続いて、両端を残して第１の開孔と交叉する
第２の開孔をあけ、溝３１の部分にのみ、メタラ
イズ層２８及び絶縁層３２を残して、他の部分に
おけるメタライズ層及び絶縁層を除去する。これ
によつて、第２図に示すような壁部材２２を製作
することができる。以後、メタライズ層を形成さ
れた基板２１と焼結して、壁部材２２と基板２１
とを一体化すること及びロー材を用いてFETチ
ツプ２０及び蓋部材２３を取り付けること等は従
来の場合と同じである。
第４図及び第５図を参照すると、本発明の第２
の実施例に係る電子部品取付用構成体はバイポー
ラ型トランジスタチツプ２０′を収納するのに適
した構造を備えている。この実施例は矩形形状の
基板２１、この基板２１上に内側に空間を残して
搭載された壁部材２２、及びこの壁部材２２の上
端にロー材（例えば、Au−Sn）２４を用いてシ
ールされる絶縁体にメタライズ層６０が形成され
た蓋部材（金属製でもよい）２３を備えている。
更に、この例では、壁部材２２の内側面に形成さ
れた溝３１にメタライズ層２８が被着され、且
つ、この内側面上のメタライズ層２８はアルミナ
等の絶縁層３２によつて被覆されている。内側面
上のメタライズ層２８は壁部材２２の上端面上に
も延在し、メタライズ延長部３４を形成してい
る。
の実施例に係る電子部品取付用構成体はバイポー
ラ型トランジスタチツプ２０′を収納するのに適
した構造を備えている。この実施例は矩形形状の
基板２１、この基板２１上に内側に空間を残して
搭載された壁部材２２、及びこの壁部材２２の上
端にロー材（例えば、Au−Sn）２４を用いてシ
ールされる絶縁体にメタライズ層６０が形成され
た蓋部材（金属製でもよい）２３を備えている。
更に、この例では、壁部材２２の内側面に形成さ
れた溝３１にメタライズ層２８が被着され、且
つ、この内側面上のメタライズ層２８はアルミナ
等の絶縁層３２によつて被覆されている。内側面
上のメタライズ層２８は壁部材２２の上端面上に
も延在し、メタライズ延長部３４を形成してい
る。
一方、基板２１の主面上には、内側面上のメタ
ライズ層２８と電気的に接続された一対のエミツ
タメタライズ層３５を有し、このエミツタメタラ
イズ層３５は基板２１の外周に沿つて被着された
外周面メタライズ層３６を通して、エミツタリー
ド３７に接続されている（第５図参照）。また、
これらエミツタリード３７はAg−Cu等のロー材
３８を用いて外周面メタライズ層３６に固着され
ている。尚、この実施例の場合、基板２１の外周
に沿つて設けられた凹部中に外周面メタライズ層
３６が形成されており、且つ、ロー材３８はメニ
スカス形状を有しているため、各リード３７の接
着強度は極めて高い。
ライズ層２８と電気的に接続された一対のエミツ
タメタライズ層３５を有し、このエミツタメタラ
イズ層３５は基板２１の外周に沿つて被着された
外周面メタライズ層３６を通して、エミツタリー
ド３７に接続されている（第５図参照）。また、
これらエミツタリード３７はAg−Cu等のロー材
３８を用いて外周面メタライズ層３６に固着され
ている。尚、この実施例の場合、基板２１の外周
に沿つて設けられた凹部中に外周面メタライズ層
３６が形成されており、且つ、ロー材３８はメニ
スカス形状を有しているため、各リード３７の接
着強度は極めて高い。
第４図において、基板２１の主面上には、上述
したエミツタパターン３５のほかに、ベースメタ
ライズ層及びトランジスタチツプ２０′がマウン
トされたコレクタメタライズ層が設けられ、これ
らベース及びコレクタメタライズ層はベースリー
ド４１及びコレクタリード４２にそれぞれ接続さ
れている。
したエミツタパターン３５のほかに、ベースメタ
ライズ層及びトランジスタチツプ２０′がマウン
トされたコレクタメタライズ層が設けられ、これ
らベース及びコレクタメタライズ層はベースリー
ド４１及びコレクタリード４２にそれぞれ接続さ
れている。
この実施例では壁部材２２の内側面にメタライ
ズ層２８を形成し、この層を壁部材２２の上端面
上のメタライズ延長部３４及びリード３７と電気
的に接続している。一般に、壁部材２２の上端面
及びリード３７，４１，４２上にはNi又はAuメ
ツキ等が施されるのが普通であるから、前述した
構成をとることにより、メツキの際、壁部材２２
の上端面、エミツタリード３７を同電位に保持す
ることができる。このことはメツキの際、メツキ
されるべき各リード及びメタライズ層間を電気的
に同電位にするための接続配線作業が著しく簡略
化できることを意味している。
ズ層２８を形成し、この層を壁部材２２の上端面
上のメタライズ延長部３４及びリード３７と電気
的に接続している。一般に、壁部材２２の上端面
及びリード３７，４１，４２上にはNi又はAuメ
ツキ等が施されるのが普通であるから、前述した
構成をとることにより、メツキの際、壁部材２２
の上端面、エミツタリード３７を同電位に保持す
ることができる。このことはメツキの際、メツキ
されるべき各リード及びメタライズ層間を電気的
に同電位にするための接続配線作業が著しく簡略
化できることを意味している。
次に、第６図及び第７図をも併せ参照して、第
２の実施例に係る容器の製造方法を説明する。第
６図に示すように、基板２１となるべきグリーン
シート４３上に、スルーホール４４が穿設され
る。このスルーホール４４は破線で区分された
個々の基板２１となるべき領域の区分線上にあけ
られている。このような状態で、スルーホール４
４内及び上下面には必要なメタライズ層が形成さ
れる。
２の実施例に係る容器の製造方法を説明する。第
６図に示すように、基板２１となるべきグリーン
シート４３上に、スルーホール４４が穿設され
る。このスルーホール４４は破線で区分された
個々の基板２１となるべき領域の区分線上にあけ
られている。このような状態で、スルーホール４
４内及び上下面には必要なメタライズ層が形成さ
れる。
一方、壁部材２２を形成するためのグリーンシ
ート４６上には、破線で示された個々の壁部材の
領域内に、まず、破線で示すような第１の開孔４
７が形成される。この破線で示された第１の開孔
４７の内側に、メタライズ層が形成され、続いて
絶縁層が被着される。このような状態で、実線で
示すように、第１の開孔４７と一部を残して交叉
する第２の開孔４８が形成される。この結果、第
１の開孔４７の第２の開孔４８と交叉する部分の
メタライズ層及び絶縁層は除去され、第４図に示
すように、壁部材２２の溝３１にのみ、メタライ
ズ層２８及び絶縁層３２が残される。
ート４６上には、破線で示された個々の壁部材の
領域内に、まず、破線で示すような第１の開孔４
７が形成される。この破線で示された第１の開孔
４７の内側に、メタライズ層が形成され、続いて
絶縁層が被着される。このような状態で、実線で
示すように、第１の開孔４７と一部を残して交叉
する第２の開孔４８が形成される。この結果、第
１の開孔４７の第２の開孔４８と交叉する部分の
メタライズ層及び絶縁層は除去され、第４図に示
すように、壁部材２２の溝３１にのみ、メタライ
ズ層２８及び絶縁層３２が残される。
次に、上述した処理を施したグリーンシート４
３と４６とを貼り合せ、1600℃程度の湿潤水素を
含んだ還元雰囲気内で一体焼結した後、第６図及
び第７図の破線（区画線）に沿つて切断し、製品
単位毎に分離する。次に、露出しているメタライ
ズ層表面にNiメツキ等を施し、更に、Ag−Cu等
のロー材３８を用いてエミツタリード３７、ベー
スリード４１、及びコレクタリード４２が取り付
けられる。続いて、Ni又はAuメツキを行ない、
容器を構成する。以後、トランジスタチツプ２
０′をコレクタメタライズ層上にAu−Si等のロー
材を用いて搭載し、トランジスタチツプ２０′上
の電極を金属細線を用いて基板２１上のメタライ
ズ層と電気的に接続すると共に、蓋部材２３をロ
ー材２４により壁部材２２の上端に封着する。
３と４６とを貼り合せ、1600℃程度の湿潤水素を
含んだ還元雰囲気内で一体焼結した後、第６図及
び第７図の破線（区画線）に沿つて切断し、製品
単位毎に分離する。次に、露出しているメタライ
ズ層表面にNiメツキ等を施し、更に、Ag−Cu等
のロー材３８を用いてエミツタリード３７、ベー
スリード４１、及びコレクタリード４２が取り付
けられる。続いて、Ni又はAuメツキを行ない、
容器を構成する。以後、トランジスタチツプ２
０′をコレクタメタライズ層上にAu−Si等のロー
材を用いて搭載し、トランジスタチツプ２０′上
の電極を金属細線を用いて基板２１上のメタライ
ズ層と電気的に接続すると共に、蓋部材２３をロ
ー材２４により壁部材２２の上端に封着する。
このような構造では、壁部材２２の内側面上の
メタライズ層２８が絶縁層３２で被覆されている
から、蓋部材２３の封着の際、ロー材２４が内側
面上のメタライズ層２８を伝つて流出するのを防
止できる。したがつて、蓋部材２３の気密性を高
めることができると共に、ロー材２４の流出によ
る基板２１上のメタライズ層の汚染をも防止でき
る。この例では、チツプ２０′をマウントする際
のロー材の流出はコレクタメタライズ層上に限ら
れ、壁部材２２の上端面上に及ぶことはない。
メタライズ層２８が絶縁層３２で被覆されている
から、蓋部材２３の封着の際、ロー材２４が内側
面上のメタライズ層２８を伝つて流出するのを防
止できる。したがつて、蓋部材２３の気密性を高
めることができると共に、ロー材２４の流出によ
る基板２１上のメタライズ層の汚染をも防止でき
る。この例では、チツプ２０′をマウントする際
のロー材の流出はコレクタメタライズ層上に限ら
れ、壁部材２２の上端面上に及ぶことはない。
第８図を参照して、第４図及び第５図に示すよ
うな内側面に溝３１を有する壁部材２２の製造方
法のもう一つの例を説明する。第７図の場合と同
様に、グリーンシート４６を用意し、個々の壁部
材となるべき領域（区分線５１内の領域）に、そ
れぞれ一対のスルーホール５２をあける。次に、
スルーホール５２内に、メタライズ層及び絶縁層
を順次被着する。続いて、金型を用いて、破線で
示された切断線５３に沿つて開孔をあける。これ
によつて、スルーホール５２の内側の半分は切り
落とされ、外側半分のみが残る。外側半分のスル
ーホール５２の側面にはメタライズ層及び絶縁層
が被着されている。したがつて、この方法によつ
ても、第４図及び第５図に示した壁部材２２を製
作することができる。
うな内側面に溝３１を有する壁部材２２の製造方
法のもう一つの例を説明する。第７図の場合と同
様に、グリーンシート４６を用意し、個々の壁部
材となるべき領域（区分線５１内の領域）に、そ
れぞれ一対のスルーホール５２をあける。次に、
スルーホール５２内に、メタライズ層及び絶縁層
を順次被着する。続いて、金型を用いて、破線で
示された切断線５３に沿つて開孔をあける。これ
によつて、スルーホール５２の内側の半分は切り
落とされ、外側半分のみが残る。外側半分のスル
ーホール５２の側面にはメタライズ層及び絶縁層
が被着されている。したがつて、この方法によつ
ても、第４図及び第５図に示した壁部材２２を製
作することができる。
第９図及び第１０図を参照すると、本発明の第
３の実施例に係る電子部品用構成体は第２の実施
例と同様に、バイポーラ型トランジスタを収納す
るのに適したメタライズ層を基板２１の主面上に
有している。この実施例では壁部材２２の外側面
に溝３１が形成されており、この溝３１が基板２
１の外周面に形成された凹部と連続している。溝
３１を規定する基板２１の外周面上には、メタラ
イズ層２８及び絶縁層３２が形成されており、且
つ、メタライズ層２８は基板２１上のエミツタメ
タライズ層及び基板２１の外周面上の凹部に形成
された外周面メタライズ層３６と電気的に接続さ
れている。第１０図に示された基板２１は第６図
と同様なグリーンシート４３から製作できる。
３の実施例に係る電子部品用構成体は第２の実施
例と同様に、バイポーラ型トランジスタを収納す
るのに適したメタライズ層を基板２１の主面上に
有している。この実施例では壁部材２２の外側面
に溝３１が形成されており、この溝３１が基板２
１の外周面に形成された凹部と連続している。溝
３１を規定する基板２１の外周面上には、メタラ
イズ層２８及び絶縁層３２が形成されており、且
つ、メタライズ層２８は基板２１上のエミツタメ
タライズ層及び基板２１の外周面上の凹部に形成
された外周面メタライズ層３６と電気的に接続さ
れている。第１０図に示された基板２１は第６図
と同様なグリーンシート４３から製作できる。
第１０図において、リード３７がAg−Cu等の
ロー材３８によつて取り付けられた場合、絶縁層
３２がなければロー材３８は壁部材２２の外側面
上のメタライズ層２８を伝つて壁部材２２の上端
に達し、蓋部材のシール性を悪くしてしまう。し
かし、壁部材２２上のメタライズ層２８上には絶
縁層３１が被着されているから、前述したロー材
の這い上りの現象は生じない。尚、壁部材２２の
上端のメタライズ層３４とリード３７との導通を
とるのは、第２の実施例の場合と同様に、後で行
なわれるメツキ工程を簡略化するためである。
ロー材３８によつて取り付けられた場合、絶縁層
３２がなければロー材３８は壁部材２２の外側面
上のメタライズ層２８を伝つて壁部材２２の上端
に達し、蓋部材のシール性を悪くしてしまう。し
かし、壁部材２２上のメタライズ層２８上には絶
縁層３１が被着されているから、前述したロー材
の這い上りの現象は生じない。尚、壁部材２２の
上端のメタライズ層３４とリード３７との導通を
とるのは、第２の実施例の場合と同様に、後で行
なわれるメツキ工程を簡略化するためである。
第１１図を参照して、第９図及び第１０図に示
された壁部材２２の製作方法を説明する。まず、
グリーンシート４６を用意し、破線で示す区画線
のうち、縦方向の区画線に沿つて、一対のスルー
ホール５４をあける。次に、スルーホール５４の
内側面にメタライズ層及び絶縁層を被着する。続
いて、中央部に開孔５５を設け、基板用のグリー
ンシート（第６図参照）と重ね合せて焼結する。
以後の工程は第２の実施例と同様であるので、説
明を省略する。
された壁部材２２の製作方法を説明する。まず、
グリーンシート４６を用意し、破線で示す区画線
のうち、縦方向の区画線に沿つて、一対のスルー
ホール５４をあける。次に、スルーホール５４の
内側面にメタライズ層及び絶縁層を被着する。続
いて、中央部に開孔５５を設け、基板用のグリー
ンシート（第６図参照）と重ね合せて焼結する。
以後の工程は第２の実施例と同様であるので、説
明を省略する。
第１２図を参照すると、本発明の第３の実施例
の変形に係る電子部品取付用構成体は壁部材２２
の外側面から基板２１の外周面まで延びるように
絶縁層３２が被着されている。
の変形に係る電子部品取付用構成体は壁部材２２
の外側面から基板２１の外周面まで延びるように
絶縁層３２が被着されている。
第１３図及び第１４図を参照すると、本発明の
第４の実施例に係る電子部品取付用構成体は樹脂
封止に適した構造を備えた支持基板２１である。
この実施例における支持基板２１は円形形状の焼
結されたセラミツクからなり、この基板２１にメ
タライズ層がスクリーン印刷法により被着されて
いる。具体的に述べると、半導体チツプ（ここで
は、バイポーラ型トランジスタ）２０′が搭載さ
れるべきコレクタメタライズ層５６、ベースメタ
ライズ層５７、及びエミツタメタライズ層５８が
基板２１の表面上に形成されており、各メタライ
ズ層５６，５７，５８は基板２１の外周面を通つ
て、基板２１の裏面に達している。
第４の実施例に係る電子部品取付用構成体は樹脂
封止に適した構造を備えた支持基板２１である。
この実施例における支持基板２１は円形形状の焼
結されたセラミツクからなり、この基板２１にメ
タライズ層がスクリーン印刷法により被着されて
いる。具体的に述べると、半導体チツプ（ここで
は、バイポーラ型トランジスタ）２０′が搭載さ
れるべきコレクタメタライズ層５６、ベースメタ
ライズ層５７、及びエミツタメタライズ層５８が
基板２１の表面上に形成されており、各メタライ
ズ層５６，５７，５８は基板２１の外周面を通つ
て、基板２１の裏面に達している。
各メタライズ層５６〜５８の基板２１の外周面
に位置する部分には、基板２１と同材質の絶縁層
３２がスクリーン印刷法等により設けられてい
る。この絶縁層３２は基板２１の外周面の各メタ
ライズ層５６〜５８の一部を横切るように、基板
２１の表面に近接した外周面位置に形成されてい
る。各メタライズ層５６〜５８及び絶縁層３２が
被着された後、一旦、1400℃の還元雰囲気で焼成
が行なわれ、次に、基板２１の裏面に位置する各
メタライズ層５６〜５８の絶縁層３２の下部領域
にロー材３８を使用してエミツタリード３７、ベ
ースリード４１、及びコレクタリード４２を取り
付ける。この構成では、ロー材３８が外周面メタ
ライズ層下部のメニスカス部から這い上るのを絶
縁層３２によつて阻止しているから、基板２１の
表面のメタライズ層がロー材３８によつて汚染さ
れない。したがつて、半導体チツプ２０′がコレ
クタメタライズ層５６上にマウントされ、チツプ
２０′上の電極と各メタライズ層とが金属細線３
０によつて接続されても、金属細線の剥離、ある
いは接続不良等を少なくできる。
に位置する部分には、基板２１と同材質の絶縁層
３２がスクリーン印刷法等により設けられてい
る。この絶縁層３２は基板２１の外周面の各メタ
ライズ層５６〜５８の一部を横切るように、基板
２１の表面に近接した外周面位置に形成されてい
る。各メタライズ層５６〜５８及び絶縁層３２が
被着された後、一旦、1400℃の還元雰囲気で焼成
が行なわれ、次に、基板２１の裏面に位置する各
メタライズ層５６〜５８の絶縁層３２の下部領域
にロー材３８を使用してエミツタリード３７、ベ
ースリード４１、及びコレクタリード４２を取り
付ける。この構成では、ロー材３８が外周面メタ
ライズ層下部のメニスカス部から這い上るのを絶
縁層３２によつて阻止しているから、基板２１の
表面のメタライズ層がロー材３８によつて汚染さ
れない。したがつて、半導体チツプ２０′がコレ
クタメタライズ層５６上にマウントされ、チツプ
２０′上の電極と各メタライズ層とが金属細線３
０によつて接続されても、金属細線の剥離、ある
いは接続不良等を少なくできる。
更に、この実施例では、絶縁層３２を基板２１
の外周面に被着しているから、絶縁層３２の占め
る面積を実際上無視できる。したがつて、基板２
１の面積を拡大することなく、ロー材３８の流れ
を停止することが可能である。
の外周面に被着しているから、絶縁層３２の占め
る面積を実際上無視できる。したがつて、基板２
１の面積を拡大することなく、ロー材３８の流れ
を停止することが可能である。
第４の実施例では、基板２１の外周面を何等加
工することなく直接メタライズ層を被着したが、
第２又は第３の実施例のように、外周面に凹部を
形成し、凹部にメタライズ層及び絶縁層を順次被
着させる構成を採用してもよい。更に、第４の実
施例は焼結されたセラミツク基板を用いたがグリ
ーンシートを用いてもよい。また、基板の形状は
円形でなくてもよい。第１４図の電子部品取付用
構成体は第１４図の状態で用途に供されてもよい
し、また、樹脂封止が行なわれてもよい。
工することなく直接メタライズ層を被着したが、
第２又は第３の実施例のように、外周面に凹部を
形成し、凹部にメタライズ層及び絶縁層を順次被
着させる構成を採用してもよい。更に、第４の実
施例は焼結されたセラミツク基板を用いたがグリ
ーンシートを用いてもよい。また、基板の形状は
円形でなくてもよい。第１４図の電子部品取付用
構成体は第１４図の状態で用途に供されてもよい
し、また、樹脂封止が行なわれてもよい。
以上、本発明の実施例について説明したが、
種々の変形が可能であることは言うまでもない。
例えば、第１乃至第３の実施例において、壁部材
の内外両側面上に、メタライズ層及び絶縁層が被
着されてもよいし、且つ、この絶縁層は内外側面
上のメタライズ層の一部を覆つていてもよい。
種々の変形が可能であることは言うまでもない。
例えば、第１乃至第３の実施例において、壁部材
の内外両側面上に、メタライズ層及び絶縁層が被
着されてもよいし、且つ、この絶縁層は内外側面
上のメタライズ層の一部を覆つていてもよい。
第１図は本発明の第１の実施例に係る電子部品
取付用構成体の斜視図、第２図は第１図から蓋部
材を取り除いた場合を示す平面図、第３図は蓋部
材を付けた状態で第２図を断面した場合を示す
図、第４図は本発明の第２の実施例に係る電子部
品取付用構成体を蓋部材を除いた状態で示す平面
図、第５図は第４図を蓋部材を付けた状態で断面
した場合を示す図、第６図は第２の実施例に係る
基板の製造方法を説明するための図、第７図は第
２の実施例に係る壁部材の製造方法を説明するた
めの図、第８図は壁部材の他の製造方法を示す
図、第９図は本発明の第３の実施例に係る電子部
品取付用構成体の平面図、第１０図はその断面
図、第１１図は第３の実施例に係る壁部材の製造
方法を説明するための図、第１２図はその変形を
示す断面図、第１３図は本発明の第４の実施例に
係る電子部品取付用構成体の平面図、及び第１４
図はその断面図である。 記号の説明、２０，２０′：半導体チツプ、２
１：基板、２２：壁部材、２３：蓋部材、２４：
ロー材、２５：メタライズ層、２６，２７：外部
引出リード、２８：メタライズ層、２９：ロー
材、３０：金属細線、３１：溝、３２：絶縁層、
３４：メタライズ延長部、３５：エミツタメタラ
イズ層、３６：外周面メタライズ層、３７：エミ
ツタリード、３８：ロー材、４１：ベースリー
ド、４２：コレクタリード、４３：グリーンシー
ト、４４：スルーホール、４６：グリーンシー
ト、４７：第１の開孔、４８：第２の開孔、５
１：区分線、５２：スルーホール、５３：切断
線、５４：スルーホール、５５：開孔、５６，５
７，５８：メタライズ層。
取付用構成体の斜視図、第２図は第１図から蓋部
材を取り除いた場合を示す平面図、第３図は蓋部
材を付けた状態で第２図を断面した場合を示す
図、第４図は本発明の第２の実施例に係る電子部
品取付用構成体を蓋部材を除いた状態で示す平面
図、第５図は第４図を蓋部材を付けた状態で断面
した場合を示す図、第６図は第２の実施例に係る
基板の製造方法を説明するための図、第７図は第
２の実施例に係る壁部材の製造方法を説明するた
めの図、第８図は壁部材の他の製造方法を示す
図、第９図は本発明の第３の実施例に係る電子部
品取付用構成体の平面図、第１０図はその断面
図、第１１図は第３の実施例に係る壁部材の製造
方法を説明するための図、第１２図はその変形を
示す断面図、第１３図は本発明の第４の実施例に
係る電子部品取付用構成体の平面図、及び第１４
図はその断面図である。 記号の説明、２０，２０′：半導体チツプ、２
１：基板、２２：壁部材、２３：蓋部材、２４：
ロー材、２５：メタライズ層、２６，２７：外部
引出リード、２８：メタライズ層、２９：ロー
材、３０：金属細線、３１：溝、３２：絶縁層、
３４：メタライズ延長部、３５：エミツタメタラ
イズ層、３６：外周面メタライズ層、３７：エミ
ツタリード、３８：ロー材、４１：ベースリー
ド、４２：コレクタリード、４３：グリーンシー
ト、４４：スルーホール、４６：グリーンシー
ト、４７：第１の開孔、４８：第２の開孔、５
１：区分線、５２：スルーホール、５３：切断
線、５４：スルーホール、５５：開孔、５６，５
７，５８：メタライズ層。
Claims (1)
- 【特許請求の範囲】 １ 予め定められた一主面を規定する基板と、該
基板に、内側に空間を残して搭載されると共に、
前記空間に面する内側面上に、所定幅の溝部を有
する壁部材とを備えた電子部品取付用構成体の製
造方法において、前記壁部材となるべき板材を用
意する段階と、前記溝部となるべき部分を端部と
し、該端部において前記所定幅を備えた第１の開
孔を形成する段階と、該第１の開孔の内側面に、
金属層を被着する段階と、該金属層上に絶縁層を
形成する段階と、前記金属層及び絶縁層を形成し
た第１の開孔の端部を残して交叉する第２の開孔
を前記板材に形成し、前記第１の開孔の端部に相
当する溝部にのみ前記金属層及び前記絶縁層を残
す段階とを有することを特徴とする電子部品取付
用構成体の製造方法。 ２ 予め定められた区画に切断されるべきグリー
ンシートを用意し、前記区画を指示する区画線に
そつてスルーホールを形成すると共に、前記スル
ーホールの内側面にメタライズ層及び絶縁層を被
着したのち、前記区画線に沿つて切断して、前記
スルーホールを二つにわけて、セラミツク部材を
得、前記セラミツク部材の外側側面上に、前記メ
タライズ層及び絶縁層をのこすことを特徴とする
電子部品取付用構成体の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56120245A JPS5821847A (ja) | 1981-07-31 | 1981-07-31 | 電子部品取付用構成体の製造方法 |
| US06/403,443 US4527010A (en) | 1981-07-31 | 1982-07-30 | Electronic part mounting construction and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56120245A JPS5821847A (ja) | 1981-07-31 | 1981-07-31 | 電子部品取付用構成体の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5821847A JPS5821847A (ja) | 1983-02-08 |
| JPS6244855B2 true JPS6244855B2 (ja) | 1987-09-22 |
Family
ID=14781419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56120245A Granted JPS5821847A (ja) | 1981-07-31 | 1981-07-31 | 電子部品取付用構成体の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4527010A (ja) |
| JP (1) | JPS5821847A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4692789A (en) * | 1982-07-23 | 1987-09-08 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Semiconductor apparatus |
| US4722137A (en) * | 1986-02-05 | 1988-02-02 | Hewlett-Packard Company | High frequency hermetically sealed package for solid-state components |
| US4930857A (en) * | 1989-05-19 | 1990-06-05 | At&T Bell Laboratories | Hybrid package arrangement |
| US5122621A (en) * | 1990-05-07 | 1992-06-16 | Synergy Microwave Corporation | Universal surface mount package |
| US5160810A (en) * | 1990-05-07 | 1992-11-03 | Synergy Microwave Corporation | Universal surface mount package |
| JP3614030B2 (ja) * | 1999-04-02 | 2005-01-26 | 株式会社村田製作所 | マザー基板，子基板およびそれを用いた電子部品ならびにその製造方法 |
| JP4166035B2 (ja) * | 2001-06-18 | 2008-10-15 | 富士通テン株式会社 | 高周波回路部品の実装構造、実装方法及び実装装置 |
| JP4594073B2 (ja) * | 2004-11-29 | 2010-12-08 | 京セラ株式会社 | 接続端子ならびにこれを用いた電子部品収納用パッケージおよび電子装置 |
| CN102573376B (zh) * | 2012-02-27 | 2015-01-21 | 华为技术有限公司 | 用于固定电子元件的绝缘结构、电子元件和组件 |
| US11159124B2 (en) | 2020-03-09 | 2021-10-26 | Biosense Webster (Israel) Ltd. | Sine-wave generation using pulsed D-class amplifier |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010564A (ja) * | 1973-05-25 | 1975-02-03 | ||
| JPS50112784A (ja) * | 1974-02-18 | 1975-09-04 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3349481A (en) * | 1964-12-29 | 1967-10-31 | Alpha Microelectronics Company | Integrated circuit sealing method and structure |
| US3681513A (en) * | 1971-01-26 | 1972-08-01 | American Lava Corp | Hermetic power package |
| US4147889A (en) * | 1978-02-28 | 1979-04-03 | Amp Incorporated | Chip carrier |
-
1981
- 1981-07-31 JP JP56120245A patent/JPS5821847A/ja active Granted
-
1982
- 1982-07-30 US US06/403,443 patent/US4527010A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010564A (ja) * | 1973-05-25 | 1975-02-03 | ||
| JPS50112784A (ja) * | 1974-02-18 | 1975-09-04 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5821847A (ja) | 1983-02-08 |
| US4527010A (en) | 1985-07-02 |
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