JPS6240700A - Semiconductor memory - Google Patents
Semiconductor memoryInfo
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- JPS6240700A JPS6240700A JP60180886A JP18088685A JPS6240700A JP S6240700 A JPS6240700 A JP S6240700A JP 60180886 A JP60180886 A JP 60180886A JP 18088685 A JP18088685 A JP 18088685A JP S6240700 A JPS6240700 A JP S6240700A
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- defective
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、更に詳述すれば不良ビッ
トを効率よく救済できる半導体メモリに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor memory, and more specifically to a semiconductor memory in which defective bits can be efficiently repaired.
多数のメモリ素子から構成される半導体メモリにおいて
不良ビット(素子)が検出された場合には、例えば[日
経エレクトロニクスJ 1981年12月7日号第21
9〜226頁所載の「冗長構成をとった大宮i1?AM
Jに記され′ζいるように、不良のある素子に連なる
ワード線又はピッ1へ線をそっくりそのまま予備ワード
線又は予備ピント線に置き換えることとしている。When a defective bit (element) is detected in a semiconductor memory composed of a large number of memory elements, for example, [Nikkei Electronics J, December 7, 1981 issue, No. 21]
“Omiya i1?AM with redundant configuration” on pages 9-226
As shown in J, the word line or line to pin 1 connected to the defective element is completely replaced with a spare word line or a spare focus line.
第2図はワード線にのみ冗長性を有せしめた場合の例を
示している。ロウアドレス信号Ao、A。FIG. 2 shows an example in which only word lines are provided with redundancy. Row address signals Ao, A.
”・A II = A rlはNORゲー1−21.2
1−・・に与えられ、その内容に相当する正規のワード
線X、X・・・が選択される。ワード線X、X・・・の
うぢX口に不良が検出された場合は、ロウアドレス信号
Ao、τ0・・・AIl、Anを与え得るようにしであ
るプログラミング素子22.22・・・をプログラムす
ることによりワード線Xa選択に相当するロウアドレス
信号A。。”・A II = A rl is NOR game 1-21.2
1-..., and the regular word lines X, X... corresponding to the contents are selected. If a defect is detected in the word lines X, X, etc., the programming elements 22, 22, etc. are connected so that row address signals Ao, τ0, AI1, An can be applied. Row address signal A corresponding to word line Xa selection by programming. .
AU ・・・An 、Arlが与えられた場合にN0I
Iゲート23を介して予備ワード線X′をアクセスする
。AU...An, N0I when Arl is given
The spare word line X' is accessed via the I gate 23.
なお24は予備ワード線イネーブルのプログラミング素
子である。Note that 24 is a programming element for spare word line enable.
このような従来の構造では一本の予備ワード線にて一本
の不良ワード線を救済できるだけであり、従って不良が
多数のワード線上にランダムに分散している場合は少数
の子備ワード線でこれを救済することはできない。換言
すればこのような構造にてランダムに不良が分散してい
るチップを救済するには多数の子備ワード線が必要であ
り、チップサイズの増大は不可避である。In such a conventional structure, one spare word line can only repair one defective word line. Therefore, if defects are randomly distributed over many word lines, a small number of secondary word lines can be used to repair the defective word lines. This cannot be salvaged. In other words, in order to repair a chip in which defects are randomly distributed in such a structure, a large number of child word lines are required, and an increase in chip size is inevitable.
本発明は斯かる従来技術の問題点を解決するためになさ
れたものであり、一本の予備ワード線又は予備ビット線
を分割して不良素子の救済に使用できるようになして、
少ない予備ワード線又は予備ビット線にて多数の不良の
#済を可能とした半導体メモリを提供することを目的と
する。The present invention has been made in order to solve the problems of the prior art, and allows one spare word line or spare bit line to be divided and used for relief of defective elements.
An object of the present invention is to provide a semiconductor memory in which a large number of defects can be resolved with a small number of spare word lines or spare bit lines.
本発明に係る)1′−導体メモリは、不良ビット救済の
ための予備ワード線又は予備ビット線を備えた半導体メ
モリにおいて、同一ワード線又はビット線に連なるメモ
リ素子群を複数のブロックに分割してあり、一本の予備
ワード線又は予備ブロック線の同一ブロックに属する部
分を個々に選択可能としてあることを特徴とする。The 1'-conductor memory according to the present invention is a semiconductor memory equipped with a spare word line or a spare bit line for relieving defective bits, in which a group of memory elements connected to the same word line or bit line is divided into a plurality of blocks. It is characterized in that portions of one spare word line or one spare block line belonging to the same block can be individually selected.
第1図は第2図同様、ワード線にのみ冗長性を有せしめ
、1本の予備ワード線にて最大4本の不良ワード線の救
済を可能とした場合の例における要部の略示回路図であ
る。FIG. 1, like FIG. 2, schematically shows the main parts of the circuit in an example in which only the word lines have redundancy and one spare word line can repair up to four defective word lines. It is a diagram.
ロウアドレス信号A、、A、 ・An、AnはNORゲ
ー[1,11・・・に与えられ、その内容に相当する正
規のワード線X、X・・・が選択される。X′は予備ワ
ード線であり、正規のワード線X、X・・・の所定本数
につき1本の割合で設けられており、正規ワード線X、
X・・・及び予備ワード線X′は共にカラム方向に4つ
のブロック1,2,3.4に分割されており、各ブロッ
クl、2,3.4は後述するカラムアドレス信号ao、
ao、al、alにて、aoal”“L″にてブロック
1が、aoa1=“L”でブロック2が、aQ al−
“L″にてブロック3が、〒Oal =“L”にてブロ
ック4が各選択される。The row address signals A, , A, .An, An are applied to NOR gates [1, 11, . . . , and regular word lines X, X, . . . corresponding to the contents thereof are selected. X' is a spare word line, which is provided at a ratio of one for every predetermined number of regular word lines X,
X... and the spare word line X' are both divided into four blocks 1, 2, 3.4 in the column direction, and each block l, 2, 3.4 receives a column address signal ao, which will be described later.
At ao, al, al, block 1 is aoal” “L”, block 2 is aoa1="L”, aQ al-
Block 3 is selected when "L" is selected, and block 4 is selected when Oal = "L".
本発明のメモリにおいては各ブロック1,2゜3.4ご
とに破線で囲んで示すプログラミング部y、、Y2.Y
3.Y4を自しており、その構造は、ロウアドレス信号
AoA、・・・Arl、Artを人力信号とするプログ
ラミング素子12.12・・・と、このプログラミング
素子12.12・・・の出力及び予備ワード線イネーブ
ルを示すプログラミング素子14の出力を入力とするN
ORゲート13と、NORゲート13出力を入力とする
トランスファゲート15とからなり、トランスファゲー
ト15出力を予備ワード線X′へ与える構成としである
。トランスファゲート15プログラミング部Y1のもの
はao a+ (ao 、al >が、Y2のものはa
oa+ (ao、a+)が、Y3のものはa[l a
l (ao、al)が、Y、のちのはaoal (a
a、al)がコントロール信号として夫々与えられる。In the memory of the present invention, programming portions y, , Y2 . Y
3. Y4, its structure consists of programming elements 12.12, which use row address signals AoA, . N whose input is the output of programming element 14 indicating word line enable.
It is composed of an OR gate 13 and a transfer gate 15 which receives the output of the NOR gate 13 as an input, and provides the output of the transfer gate 15 to the spare word line X'. Transfer gate 15 programming section Y1 has ao a+ (ao, al >, but Y2 has a
oa+ (ao, a+) is Y3's a[l a
l (ao, al) is Y, later aoal (a
a, al) are respectively given as control signals.
各プログラミング部のトランスフアゲ−H5の出力はワ
イアードオア接続して予備ワード線X′にりえられる。The output of the transfer gate H5 of each programming section is wired-OR connected and sent to the spare word line X'.
さていよ第2図に示すように第1のワード線Xのブロッ
クlの領域X1、第3のワード線Xのブロック2の領域
X2、第2のワード線Xのブロック3の領域X3、第4
のワード線Xのブロック4の領域X、に不良が分散して
存在したものとする。Now, as shown in FIG. 2, area X1 of block 1 of the first word line X, area X2 of block 2 of the third word line 4
It is assumed that defects are distributed and present in area X of block 4 of word line X.
そうするとこの場合の全てのプログラミング部Y1〜Y
、においてプログラミング素子12.12・・・のプロ
グラムにより、不良ワード線が選択された場合に予備ワ
ード線X′をアクセスできるようにする。Then all programming sections Y1 to Y in this case
, the programming elements 12, 12, . . . make the spare word line X' accessible when a defective word line is selected.
このようにしておくことにより、カラムアドレス信号a
g、 ao、al、alにてブロック1が選択され、
またロウアドレス信号Ao、τ0・・・A。By doing this, column address signal a
Block 1 is selected in g, ao, al, al,
Also, row address signals Ao, τ0...A.
A11にて第1のワード線が選択された場合は領域X1
に替えて、予備ワード線X′の同ブロックの領域XI
′が選択されることになる。ブロック2゜3.4が選択
され、第3.第2.第4のワード線が選択された場合も
同様に領域X2.X3.X。If the first word line is selected in A11, area X1
, area XI of the same block of spare word line X'
' will be selected. Block 2°3.4 is selected and the 3rd. Second. Similarly, when the fourth word line is selected, area X2. X3. X.
に替えて予備ワード線X′の同ブロック領域X2 ′X
31 、 x 、 lが夫々選択されるごとにな
る。The same block area X2'X of the spare word line X'
31, x, and l are each selected.
なお同様に予備ビット線も構成できることは言うまでも
ない。It goes without saying that a spare bit line can also be configured in the same way.
以上の如き本発明による場合は少ない予備ワード線、予
備ビット線にて多くの不良ビットを救済できる。また不
良がチップの各部にランダムに分散している場合は、大
きな歩留改善の効果があり、メモリが大容量化するに従
い一層それらの効果が顕著になる。なお本発明は従来同
様1本のワード線又はビット線をそっくり予備ワード線
又は予備ビット線に置き換える構成と併用することとし
てもよい。According to the present invention as described above, many defective bits can be repaired with a small number of spare word lines and spare bit lines. Furthermore, if defects are randomly distributed in various parts of the chip, there is a significant yield improvement effect, and as the memory capacity increases, these effects become even more pronounced. Note that the present invention may be used in conjunction with a configuration in which one word line or bit line is completely replaced with a spare word line or spare bit line, as in the conventional case.
第1図は本発明のメモリの要部を示す略示回路図、第2
図は従来のメモリの要部を示ず略示回路図である。
X・・・正規ワード線 X′・・・予備ワード線Yl
+ Y2 + y31 y4・・・プログラミン
グ部1.2,3.4・・・ブロック
特 許 出願人 三洋電機株式会社
代理人 弁理士 河 野 登 夫
手続補正書(自発)
昭和60年9月3日
昭和60年8月17日差出に係る特許願(1)2、発明
の名称
半導体メモリ
3、補正をする者
事件との関係 特許出願人
所在地 守口市京阪本通2丁目18番地名 称 (18
8)三洋電機株式会社
代表者 井 植 薫
4、代理人 〒543
住 所 大阪市天王寺区四天王寺1丁目14番22号
日進ビル207号
明細書の「特許請求の範囲」及び「発明の詳細な説明」
の欄
6、補正の内容
6−1明細書の「特許請求の範囲」の欄別紙のとおり
6−2明細書の「発明の詳細な説明」の欄明細書第3頁
18行目に「予備プロ・ンク」とあるのを「予備ビット
」と訂正する。
7、添付書類の目録
(11禎正後の特許請求の範囲の全文を記載した書面1
通
補正後の特許請求の範囲の全文を記載した書面2、特許
請求の範囲
1、 不良ビット救済のための予備ワード線又は予備ビ
ット線を備えた半導体メモリにおいて、同一ワード線又
はビット線に連なるメモリ素子群を複数のブロックに分
割してあり、一本の予備ワード線又は予備見工上線の同
一ブロックに属する部分を個々に選択可能としてあるこ
とを特徴とする半導体メモリ。FIG. 1 is a schematic circuit diagram showing the main parts of the memory of the present invention, and FIG.
The figure is a schematic circuit diagram without showing the main parts of a conventional memory. X...Regular word line X'...Spare word line Yl
+ Y2 + y31 y4...Programming section 1.2, 3.4...Block patent Applicant Sanyo Electric Co., Ltd. Agent Patent attorney Noboru Kono Procedural amendment (voluntary) September 3, 1985 Patent application submitted on August 17, 1985 (1) 2, Name of the invention Semiconductor memory 3, Relationship to the case of the person making the amendment Patent applicant location 2-18 Keihan Hondori, Moriguchi City Name (18)
8) Sanyo Electric Co., Ltd. Representative Kaoru Iue 4, Agent 543 Address 1-14-22 Shitennoji, Tennoji-ku, Osaka City
“Claims” and “Detailed Description of the Invention” of Nissin Building No. 207 Specification
Column 6, Contents of Amendment 6-1 As shown in the appendix to the "Claims" column of the specification, "Preliminary Correct the phrase ``pro-nk'' to ``spare bit.'' 7. List of attached documents (document containing the full text of the scope of claims after the 11th amendment 1)
Document 2 stating the full text of the claims after the amendment, Claim 1, In a semiconductor memory equipped with a spare word line or a spare bit line for relieving defective bits, a semiconductor memory that is connected to the same word line or bit line 1. A semiconductor memory characterized in that a group of memory elements is divided into a plurality of blocks, and portions of one spare word line or preliminary rough line belonging to the same block can be individually selected.
Claims (1)
ト線を備えた半導体メモリにおいて、同一ワード線又は
ビット線に連なるメモリ素子群を複数のブロックに分割
してあり、一本の予備ワード線又は予備ブロック線の同
一ブロックに属する部分を個々に選択可能としてあるこ
とを特徴とする半導体メモリ。1. In a semiconductor memory equipped with a spare word line or a spare bit line for relieving defective bits, a group of memory elements connected to the same word line or bit line is divided into a plurality of blocks, and one spare word line or bit line is used. A semiconductor memory characterized in that portions of spare block lines belonging to the same block can be individually selected.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60180886A JPH0754639B2 (en) | 1985-08-17 | 1985-08-17 | Semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60180886A JPH0754639B2 (en) | 1985-08-17 | 1985-08-17 | Semiconductor memory |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6240700A true JPS6240700A (en) | 1987-02-21 |
JPH0754639B2 JPH0754639B2 (en) | 1995-06-07 |
Family
ID=16091051
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60180886A Expired - Lifetime JPH0754639B2 (en) | 1985-08-17 | 1985-08-17 | Semiconductor memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0754639B2 (en) |
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- 1985-08-17 JP JP60180886A patent/JPH0754639B2/en not_active Expired - Lifetime
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JPH0754639B2 (en) | 1995-06-07 |
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