JPS6234264A - パケツト送受信装置 - Google Patents
パケツト送受信装置Info
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- JPS6234264A JPS6234264A JP60176463A JP17646385A JPS6234264A JP S6234264 A JPS6234264 A JP S6234264A JP 60176463 A JP60176463 A JP 60176463A JP 17646385 A JP17646385 A JP 17646385A JP S6234264 A JPS6234264 A JP S6234264A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はデータ送受信装置に関し特にロングパケット
の送受信に適したパケット送受信装置に関するものであ
る。
の送受信に適したパケット送受信装置に関するものであ
る。
第５図はこの柚の従来の装置を示すブロック回であって
、たとえばＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｆｃ
ｅｓ社のＡｍ ９５１６／Ａｍ Ｚ ８０１６ Ｄｉｒ
ｅｃｔ Ｍｅｍｏｒｙ ＡｃｃｅｓｓＣｏｎｔｒｏｌｌ
ｅｒ Ｍａｎｕａｌに示された装置ｔ全簡略化して示し
たものである。
、たとえばＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｆｃ
ｅｓ社のＡｍ ９５１６／Ａｍ Ｚ ８０１６ Ｄｉｒ
ｅｃｔ Ｍｅｍｏｒｙ ＡｃｃｅｓｓＣｏｎｔｒｏｌｌ
ｅｒ Ｍａｎｕａｌに示された装置ｔ全簡略化して示し
たものである。
第５図において（１）はＣＰＵ、 ＋２１はダイレクト
・メモリ・アクセス制御装置（Ｄｉｒｅｅｔ Ｍｅｍｏ
ｒｙ ＡｃｃｅｓｓＣｏｎｔｒｏｌｌｅｒ、以下ＤＭＡ
Ｃと略記する）、（３）はマルチプロトコル・シリアル
制御装置（Ｍｕｌｔｉ−ｐｒｏｔｏｃｏｌＳｅｒｉａｌ
Ｃｏｎｔｒｏｌｌｅｒ 、 ＤＪ、下ＭＰＳＣと略記
する）、＋４１ Ｖｉ送信データ、＋５＋Ｖｉ受信デー
タ、＋６１ 、 ＋７１はデータ回線である。
・メモリ・アクセス制御装置（Ｄｉｒｅｅｔ Ｍｅｍｏ
ｒｙ ＡｃｃｅｓｓＣｏｎｔｒｏｌｌｅｒ、以下ＤＭＡ
Ｃと略記する）、（３）はマルチプロトコル・シリアル
制御装置（Ｍｕｌｔｉ−ｐｒｏｔｏｃｏｌＳｅｒｉａｌ
Ｃｏｎｔｒｏｌｌｅｒ 、 ＤＪ、下ＭＰＳＣと略記
する）、＋４１ Ｖｉ送信データ、＋５＋Ｖｉ受信デー
タ、＋６１ 、 ＋７１はデータ回線である。
送信データ（４）、受信データ（５）はこのシステム内
のメモリ領域に格納されていて、ＤＭＡＣ（２１はこの
メモリ領域域へ直接アクセスして送信データ（４）を他
のシステムへ送出し、また他のシステムから受信した受
信データ（５）をこのメモリ領域へ格納する。
のメモリ領域に格納されていて、ＤＭＡＣ（２１はこの
メモリ領域域へ直接アクセスして送信データ（４）を他
のシステムへ送出し、また他のシステムから受信した受
信データ（５）をこのメモリ領域へ格納する。
ＭＰＳｅ ｔ３１Ｕ他のシステムからこのシステムにあ
ててデータ回線（７）上に送出されたシリアルデータを
プロトコル変換し、このシステムがアクセス可能なデー
タとしてＤＭＡＣ＋２１に渡す。ＤＭＡＣ＋２１はこの
渡されたデータをシステム内のメモリ領域に受信データ
（５）として格納する。ＤＭＡＣ＋２１はＣＰＵ （１
）からの指示によって直接、送信データ（４１にアクセ
スしてこれをＭＰＳＣ＋３１に渡す。ＭＰＳＣ＋３＋は
このデータをシリアルデータにプロトコル変換し、デー
タ回線（７）上に送出する。但し説明の便宜上、１６１
、１７１として分けて示しであるが、これは送信及び
受信に時分割的に使用される同一の伝送路である場合も
あり、いずれの場合にも送信用のデータ回線（６）、受
信用データｌ１ｇ１ｌ線＋７１’ｔｌ対にして１回線の
データ回線と言う。
ててデータ回線（７）上に送出されたシリアルデータを
プロトコル変換し、このシステムがアクセス可能なデー
タとしてＤＭＡＣ＋２１に渡す。ＤＭＡＣ＋２１はこの
渡されたデータをシステム内のメモリ領域に受信データ
（５）として格納する。ＤＭＡＣ＋２１はＣＰＵ （１
）からの指示によって直接、送信データ（４１にアクセ
スしてこれをＭＰＳＣ＋３１に渡す。ＭＰＳＣ＋３＋は
このデータをシリアルデータにプロトコル変換し、デー
タ回線（７）上に送出する。但し説明の便宜上、１６１
、１７１として分けて示しであるが、これは送信及び
受信に時分割的に使用される同一の伝送路である場合も
あり、いずれの場合にも送信用のデータ回線（６）、受
信用データｌ１ｇ１ｌ線＋７１’ｔｌ対にして１回線の
データ回線と言う。
第５図において、ＤＭＡＣ［２１及びＭＰＳＣ＋３１は
ＤＭＡ Ｃとしての機能及びＭＰＳＣとしての機能を有
する同一のＬＳＩ’ｔそれぞれ２デバイス分持っており
、これ全２チャンネル分のデバイスと言う。ＣＰＵ（Ｉ
ＩはＤＭＡＣ＋２１及びＭＰＳＣ［３１の制御を行うが
２チヤンネルのＤＭＡＣＩ能、すなわち、チャンネル１
とチャンネル２を制御してデータの送受信を可能にして
いる。１回線のデータ回線に２チヤンネルのｒＭｋｃと
２チヤンネルのＭＰＳＣ１３１を備えておればデータ回
線を送、受分離することによって同時送受信が可能にな
る。
ＤＭＡ Ｃとしての機能及びＭＰＳＣとしての機能を有
する同一のＬＳＩ’ｔそれぞれ２デバイス分持っており
、これ全２チャンネル分のデバイスと言う。ＣＰＵ（Ｉ
ＩはＤＭＡＣ＋２１及びＭＰＳＣ［３１の制御を行うが
２チヤンネルのＤＭＡＣＩ能、すなわち、チャンネル１
とチャンネル２を制御してデータの送受信を可能にして
いる。１回線のデータ回線に２チヤンネルのｒＭｋｃと
２チヤンネルのＭＰＳＣ１３１を備えておればデータ回
線を送、受分離することによって同時送受信が可能にな
る。
ＤｌｌｉｌＩＡＣ＋２１はチェイン（ｃｈａｉｎ）ＩＩ
ｂ作が可能である。
ｂ作が可能である。
データ転送数をカウントし、定められ比奴だけのデータ
を転送するとメモリ上に置かれたチェイン制御テープ／
Ｌ／ （Ｃｈａｉｎ Ｃｏｎｔｒｏｌ Ｔａｂｌｅ、以
下ＯＣＴと略記する）Ｋアクセスして自分自身でＤＭＡ
Ｃ内のレジスタ内容を書き換えて再びデータ転送を開始
す４ＣＣＴはＤＭＡＣ＋２１のチャンネルごとに設けら
れる。ＣＰＵＴｌ＋は、ＣＣＴｔ−書き換えてやること
によって、チェイン動作全通してＤＭＡＣ＋２１ ｋ制
御するのであるが、第５図に示す従来の装置では１つの
ＣＰＵ （１）が２チヤンネルのＤＭＡＣ＋２１を管理
してデータの送受信を行い、したがって、送受信両方の
ＣＣＴ ｋ管理しなくてはならない。
を転送するとメモリ上に置かれたチェイン制御テープ／
Ｌ／ （Ｃｈａｉｎ Ｃｏｎｔｒｏｌ Ｔａｂｌｅ、以
下ＯＣＴと略記する）Ｋアクセスして自分自身でＤＭＡ
Ｃ内のレジスタ内容を書き換えて再びデータ転送を開始
す４ＣＣＴはＤＭＡＣ＋２１のチャンネルごとに設けら
れる。ＣＰＵＴｌ＋は、ＣＣＴｔ−書き換えてやること
によって、チェイン動作全通してＤＭＡＣ＋２１ ｋ制
御するのであるが、第５図に示す従来の装置では１つの
ＣＰＵ （１）が２チヤンネルのＤＭＡＣ＋２１を管理
してデータの送受信を行い、したがって、送受信両方の
ＣＣＴ ｋ管理しなくてはならない。
〔発明が解決しようとする問題点〕
従来のデータ送受信装置は以上のように構成されており
、１つのＣＰＵで送受信両方のＯＣＴ管理を行わなけれ
ばならず、ＣＰＵの負荷が大きくて、大量のデータを一
定時間内に転送しようとしても一定時間内に転送できる
データ量には制限があるという問題点があった。
、１つのＣＰＵで送受信両方のＯＣＴ管理を行わなけれ
ばならず、ＣＰＵの負荷が大きくて、大量のデータを一
定時間内に転送しようとしても一定時間内に転送できる
データ量には制限があるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、多量のデータのパケット送受信が短時間で完
了できるパケット送受信装ｍ’を得ることを目的とする
。
たもので、多量のデータのパケット送受信が短時間で完
了できるパケット送受信装ｍ’を得ることを目的とする
。
この発明では、送信用及び受信用ＣＰＵ ｋそれぞれ独
立に保有し、送信用ＣＰＵ’を主制御側ＣＰＵとし、受
信用ＣＰＵ を副制御側ＣＰＵとすると、副制御側ＣＰ
Ｕは受信バッファ状態の検知と受信用ＤＭＡＣを管理し
、主制御側ＣＰＵは、送受信バッファ及び送信用ＤＭＡ
Ｃ’を管理しＤＭＡＣのチェイン動作を利用することに
より、各ＣＰＵの負荷を軽減し、多量のデータの短時間
内転送を可能にし念。
立に保有し、送信用ＣＰＵ’を主制御側ＣＰＵとし、受
信用ＣＰＵ を副制御側ＣＰＵとすると、副制御側ＣＰ
Ｕは受信バッファ状態の検知と受信用ＤＭＡＣを管理し
、主制御側ＣＰＵは、送受信バッファ及び送信用ＤＭＡ
Ｃ’を管理しＤＭＡＣのチェイン動作を利用することに
より、各ＣＰＵの負荷を軽減し、多量のデータの短時間
内転送を可能にし念。
主制鍔側ＣＰＵは主として送信だけの制御を行い、副詞
（財）（１＋１１ ＣＰＵは主として受信だけの制御を
行うので１つのＣＰＵに送信関係と受信関係から割込み
がかけられるということがなくなり、ＣＰＵの負荷は軽
減され多量のデータの高速送信が可能となる。
（財）（１＋１１ ＣＰＵは主として受信だけの制御を
行うので１つのＣＰＵに送信関係と受信関係から割込み
がかけられるということがなくなり、ＣＰＵの負荷は軽
減され多量のデータの高速送信が可能となる。
以下この発明の実施例を図面について説明する。
第１図はこの発明の一実施例を示すブロック図で、図Ｖ
こおいて（１ａ）は第１のＣＰＵ、 （ｌｂ）は第２
のＣＰＵ （２ａ）、（２ｂ）はそれぞれＤＭＡＣ，（
３ａ）、（３ｂ）はそれぞれＭＰＳＣ、＋４１は送信デ
ータ、（５）は受信データ、（６）は送信用データ回線
、（７）ｆ′ｉ受信用データ回線である。ＣＰＵ （ｌ
ａ）はＤＭＡＣ（２ａ）とＭＰＳＣ（３ａ ）と金利（
財）し、ＣＰＵ（ｌｂ）はＤＭＡＣ（２ｂ）とＭＰＳＣ
（３ｂ）と金利岬する。
こおいて（１ａ）は第１のＣＰＵ、 （ｌｂ）は第２
のＣＰＵ （２ａ）、（２ｂ）はそれぞれＤＭＡＣ，（
３ａ）、（３ｂ）はそれぞれＭＰＳＣ、＋４１は送信デ
ータ、（５）は受信データ、（６）は送信用データ回線
、（７）ｆ′ｉ受信用データ回線である。ＣＰＵ （ｌ
ａ）はＤＭＡＣ（２ａ）とＭＰＳＣ（３ａ ）と金利（
財）し、ＣＰＵ（ｌｂ）はＤＭＡＣ（２ｂ）とＭＰＳＣ
（３ｂ）と金利岬する。
また第１図の中央の横方向鎖線は主制御側と副制御側と
の境界を示し、副制御側において、たとえばデータ回線
（７）からのシリアルデータがＭＰＳＣ（３ｂ）の一方
のチャンネルによりプロトコル変換されてＤＭＡＣ（２
ｂ）の一方のチャンネルに渡され受信データ（５）とし
て格納される動作は、第５図においてデータ回線（７）
からのシリアルデータがＭＰＳＣ（３）の一方のチャン
ネルによりプロトコル変換されて受信データ（５）とし
て格納されることと同様な動作であり、第１図の送信デ
ータ（４）がＤＭＡＣ（２ａ ）の一方のチャンネルに
より ＭＰＳＣ（３ａ）の一方のチャンネルに渡されプ
ロトコル変換されてデータ回線（６）に送出されること
は、第５図の送信データ（４）がＤＭＡＣｉ２１ 、
ＭＰＳＣ（３１のそれぞれ一方のチャンネルを経てデー
タ回線（６）上に送出されることと同じである。
の境界を示し、副制御側において、たとえばデータ回線
（７）からのシリアルデータがＭＰＳＣ（３ｂ）の一方
のチャンネルによりプロトコル変換されてＤＭＡＣ（２
ｂ）の一方のチャンネルに渡され受信データ（５）とし
て格納される動作は、第５図においてデータ回線（７）
からのシリアルデータがＭＰＳＣ（３）の一方のチャン
ネルによりプロトコル変換されて受信データ（５）とし
て格納されることと同様な動作であり、第１図の送信デ
ータ（４）がＤＭＡＣ（２ａ ）の一方のチャンネルに
より ＭＰＳＣ（３ａ）の一方のチャンネルに渡されプ
ロトコル変換されてデータ回線（６）に送出されること
は、第５図の送信データ（４）がＤＭＡＣｉ２１ 、
ＭＰＳＣ（３１のそれぞれ一方のチャンネルを経てデー
タ回線（６）上に送出されることと同じである。
第２図はこの発明に用いられるＯＣＴのメモリの一例を
示すフォーマット図で、（２２）はＯＣＴ 。
示すフォーマット図で、（２２）はＯＣＴ 。
（２１）はＯＣＴ （２２）をＭ個集めたテーブルであ
り仮にチェイン制＃管理テーブルと言い以下単にテーブ
ルと略記するが、ＤＭＡＣの各チャンネルごとにこのテ
ーブル（２１）が備えられ、第１図に示す例では４チヤ
ンネルのＤＭＡＣ’に持っているので４個のテーブル（
２１）が備えられている。
り仮にチェイン制＃管理テーブルと言い以下単にテーブ
ルと略記するが、ＤＭＡＣの各チャンネルごとにこのテ
ーブル（２１）が備えられ、第１図に示す例では４チヤ
ンネルのＤＭＡＣ’に持っているので４個のテーブル（
２１）が備えられている。
ＣＣＴ （２２）の中にはりロードワード（ＤＭＡＣの
どのレジスタを書き換えるかを示すもの）、カレントア
ドレスレジスタ（送／受信データバッファのシステムメ
モリ上のアドレスを示すもの）、チャンネルモードレジ
スタ（ＤＭＡＣのこのチャンネルの動作を示すもの。す
なわち、このチャンネルがチェイン動作をするか否かを
示す）、チェインアドレスレジスタ（ＤＭＡＣのこのチ
ャンネルがこのＣＣＴにより指示されたデータの転送を
終了した時、次のＣＣＴにアクセスして次のＯＣＴの指
示によるデータ転送を開始するが、その場合次のＯＣＴ
のアドレスを示すもの）等のレジスタが含まれていて、
１つのＯＣＴ （２２）が１つの送／受信バッファの制
（財）（１回の転送の制御）に対応している。上述のレ
ジスタのうちチャンネルモードレジスタの内容はチェイ
ン動作イネーブルに設定しておき、チェインアドレスレ
ジスタの中では当ｆｌ ＯＣＴのアドレスに数値１を加
えたアドレスを指定しておく。
どのレジスタを書き換えるかを示すもの）、カレントア
ドレスレジスタ（送／受信データバッファのシステムメ
モリ上のアドレスを示すもの）、チャンネルモードレジ
スタ（ＤＭＡＣのこのチャンネルの動作を示すもの。す
なわち、このチャンネルがチェイン動作をするか否かを
示す）、チェインアドレスレジスタ（ＤＭＡＣのこのチ
ャンネルがこのＣＣＴにより指示されたデータの転送を
終了した時、次のＣＣＴにアクセスして次のＯＣＴの指
示によるデータ転送を開始するが、その場合次のＯＣＴ
のアドレスを示すもの）等のレジスタが含まれていて、
１つのＯＣＴ （２２）が１つの送／受信バッファの制
（財）（１回の転送の制御）に対応している。上述のレ
ジスタのうちチャンネルモードレジスタの内容はチェイ
ン動作イネーブルに設定しておき、チェインアドレスレ
ジスタの中では当ｆｌ ＯＣＴのアドレスに数値１を加
えたアドレスを指定しておく。
第２図のφ１．÷２．−−−≠Ｍは各ＣＣＴ （２２）
のアドレスを示す。但しΦＭ＋１はす１となるように、
すなわちｍａｄ Ｍにしておく。
のアドレスを示す。但しΦＭ＋１はす１となるように、
すなわちｍａｄ Ｍにしておく。
テーブル（２１）を管理するためのカウンタが４側設け
られ、これらはそれぞれＯＣＴ （２２）へのアクセス
目的別にアクセスすべきＯＣＴ （２２）のアドレス全
ポスもノテＶ−８ＴＡＲＴ、Ｖ−ＤＭＡ、Ｖ−ＣＵＴ。
られ、これらはそれぞれＯＣＴ （２２）へのアクセス
目的別にアクセスすべきＯＣＴ （２２）のアドレス全
ポスもノテＶ−８ＴＡＲＴ、Ｖ−ＤＭＡ、Ｖ−ＣＵＴ。
Ｖ−ＵＳＥＤ Ｔ表わされるが、Ｖ−８ＴＡＲＴは送／
受信データの先頭でチェインしたＯＣＴのアドレスを示
すカウンタ、Ｖ−ＤＭＡ はそのチャンネルのＤＭＡＣ
が現在アクセスしているＣＣＴのアドレスを示すカウン
タ、Ｖ−ＣＵＴ ＦｉＤＭＡＣが自動的にチェイン動作
をするため、誤って暴走することが起り得るので、その
暴走全弁えるためのアドレスを示すカウンタである。送
／受信データがＮバッファ分以内の場合Ｖ−ＣＵＴ＝Ｖ
−３ＴＡＲＴ＋（Ｎ−１）とジテオけばよい。
受信データの先頭でチェインしたＯＣＴのアドレスを示
すカウンタ、Ｖ−ＤＭＡ はそのチャンネルのＤＭＡＣ
が現在アクセスしているＣＣＴのアドレスを示すカウン
タ、Ｖ−ＣＵＴ ＦｉＤＭＡＣが自動的にチェイン動作
をするため、誤って暴走することが起り得るので、その
暴走全弁えるためのアドレスを示すカウンタである。送
／受信データがＮバッファ分以内の場合Ｖ−ＣＵＴ＝Ｖ
−３ＴＡＲＴ＋（Ｎ−１）とジテオけばよい。
このアドレスまで来れば、命ぜられたデータ転送を全部
完了したのだからこの後はチェイン動作をするなという
ことを意味する。Ｖ−ＵＳＥＤはここから後のＯＣＴは
すでにチェインし終ったアドレスであることを示すカウ
ンタで、これらＯＣＴに対応するシステムメモリ上のデ
ータはシステム内では処理未済である可能性があること
を示している。従って誤って再びこのＯＣＴにチェイン
して、上記処理未済のデータを書き換えるような事をし
てはいけないことを意味する。新しい送受信用バファを
供給する場合、ここのカレントアドレスにセットしＶ−
ＵＳｇＤ を数値１だけカウントアツプすればよい。
完了したのだからこの後はチェイン動作をするなという
ことを意味する。Ｖ−ＵＳＥＤはここから後のＯＣＴは
すでにチェインし終ったアドレスであることを示すカウ
ンタで、これらＯＣＴに対応するシステムメモリ上のデ
ータはシステム内では処理未済である可能性があること
を示している。従って誤って再びこのＯＣＴにチェイン
して、上記処理未済のデータを書き換えるような事をし
てはいけないことを意味する。新しい送受信用バファを
供給する場合、ここのカレントアドレスにセットしＶ−
ＵＳｇＤ を数値１だけカウントアツプすればよい。
システムメモリ内に設けられる送受信用バッファの管理
は王制（財）側で行われるので、受信バッファアドレス
はＣ）’Ｕ （ＩＩＬ）からＣＰＵ（ｌｂ）に渡され、
ＣＰＵ（ｌｂ） テＨテーブル（２１） （７） 力
’７７９ Ｖ−ＵＳＥＤの示すアドレスのＯＣＴ （２
２）のカレントアドレスレジスタにセ・ントした上テＶ
−ＵＳＥｉ）＝Ｖ−ＵＳＥＤ＋１（ｍ ｏ ｄＭ ）
とする。
は王制（財）側で行われるので、受信バッファアドレス
はＣ）’Ｕ （ＩＩＬ）からＣＰＵ（ｌｂ）に渡され、
ＣＰＵ（ｌｂ） テＨテーブル（２１） （７） 力
’７７９ Ｖ−ＵＳＥＤの示すアドレスのＯＣＴ （２
２）のカレントアドレスレジスタにセ・ントした上テＶ
−ＵＳＥｉ）＝Ｖ−ＵＳＥＤ＋１（ｍ ｏ ｄＭ ）
とする。
次にＭＰＳＣとＤＭＡＣとの割込みについて説明する。
第３図はＭＰＳＣからＣＰＵへ割込みが入った時の処理
を示すフローチャートで、図において（３００）〜（３
１１）は各ステップを示す。ステップ（３０１）は１）
ＭＡＣがＴＣ終了（１つのアドレスのＯＣＴ （２２）
によって示される転送動作の終了を意味する）している
か否かｙｋｆｌＪ定し、ＹＥＳであればステップ（３０
２）でフラグセットしく ＤＭＡＣからの割込みが発生
する可能性があることをこのフラグで示す）、ＮＯの場
合はステップ（３０３）に移る。ＭＰＳｅ ｔｉエラー
検査機能を持っているので、エラーが検出されたデータ
は受信バッファに格納する必要がないので、この場合は
ステップ（３０３）の判定はＮＯとなりステップ（３０
４）が行われ、Ｖ−８ＴＡＲＴの示すアドレスｋＶ−Ｄ
ＭＡ のアドレスとした後、ステップ（３０３）の判定
がＹＥＳである場合はステップ（３０５）に入る。なお
、送受信用バッファの残りが１個の場合ステップ（３０
３） ｄ ＮＯとなる。ステップ（３０５）ではカウン
タＶ−ＣＵＴの示すＯＣＴにチェインし、ステップ（３
０６） Ｔ Ｖ−ＤＭＡ十ＮとＶ−ＵＳＥＤと全比較し
Ｖ −ＤＭＡ ＋ Ｎの方がＶ−ＵＳＥＤより小さけれ
ば受信バッファに余裕がお５Ｎ個のＯＣＴに連続チェイ
ンしてよいことを意味する（レディー）のでステップ（
３０８） −ｔ’ Ｖ−ＣＵＴ＋Ｎ ｔ Ｖ−ＣＵＴと
する。またＶ−ＤＭＡ＋Ｎ カＶ−ＵＳＫＤ以上であ６
１８合ｆｔ （ヒ’） −）、Ｖ−ＣＵＴ＋ｌｔ Ｖ−
ＣＵＴとし１個のＯＣＴにだけチェインする。次にステ
ップ（３０９） 、 （３１０）を実行する。
を示すフローチャートで、図において（３００）〜（３
１１）は各ステップを示す。ステップ（３０１）は１）
ＭＡＣがＴＣ終了（１つのアドレスのＯＣＴ （２２）
によって示される転送動作の終了を意味する）している
か否かｙｋｆｌＪ定し、ＹＥＳであればステップ（３０
２）でフラグセットしく ＤＭＡＣからの割込みが発生
する可能性があることをこのフラグで示す）、ＮＯの場
合はステップ（３０３）に移る。ＭＰＳｅ ｔｉエラー
検査機能を持っているので、エラーが検出されたデータ
は受信バッファに格納する必要がないので、この場合は
ステップ（３０３）の判定はＮＯとなりステップ（３０
４）が行われ、Ｖ−８ＴＡＲＴの示すアドレスｋＶ−Ｄ
ＭＡ のアドレスとした後、ステップ（３０３）の判定
がＹＥＳである場合はステップ（３０５）に入る。なお
、送受信用バッファの残りが１個の場合ステップ（３０
３） ｄ ＮＯとなる。ステップ（３０５）ではカウン
タＶ−ＣＵＴの示すＯＣＴにチェインし、ステップ（３
０６） Ｔ Ｖ−ＤＭＡ十ＮとＶ−ＵＳＥＤと全比較し
Ｖ −ＤＭＡ ＋ Ｎの方がＶ−ＵＳＥＤより小さけれ
ば受信バッファに余裕がお５Ｎ個のＯＣＴに連続チェイ
ンしてよいことを意味する（レディー）のでステップ（
３０８） −ｔ’ Ｖ−ＣＵＴ＋Ｎ ｔ Ｖ−ＣＵＴと
する。またＶ−ＤＭＡ＋Ｎ カＶ−ＵＳＫＤ以上であ６
１８合ｆｔ （ヒ’） −）、Ｖ−ＣＵＴ＋ｌｔ Ｖ−
ＣＵＴとし１個のＯＣＴにだけチェインする。次にステ
ップ（３０９） 、 （３１０）を実行する。
このような処理は各チャンネルごとにＣＣＴ及び各カウ
ンタに対して行う。第３図に示す例ではステップ（３０
６）の判定でレディ一時には最大Ｎバッファまでのロン
グパケット受信可能で、ビジ一時には１バツフアまでの
フレーム受信を行い、残りバッファ１個の場合受信処理
を行わない。
ンタに対して行う。第３図に示す例ではステップ（３０
６）の判定でレディ一時には最大Ｎバッファまでのロン
グパケット受信可能で、ビジ一時には１バツフアまでの
フレーム受信を行い、残りバッファ１個の場合受信処理
を行わない。
第４図はＤＭＡＣからＣＰＵへＴＣ終了割込みがあった
場合の処理を示すフローチャートで、（４００）〜（４
０４）は各ステップを示し、第３図ステップ（３０２）
でセットされたフラグが存在する場合はステップ（４０
２）でこれをリセットする。フラグがセットされてない
時はステップ（４０３）でカウンタＶ−ＤＭＡ ’に数
値１だけインクリメントする。
場合の処理を示すフローチャートで、（４００）〜（４
０４）は各ステップを示し、第３図ステップ（３０２）
でセットされたフラグが存在する場合はステップ（４０
２）でこれをリセットする。フラグがセットされてない
時はステップ（４０３）でカウンタＶ−ＤＭＡ ’に数
値１だけインクリメントする。
以上のようにして、副制御側に設けたＣＰＵ（１ｂ ）
はデータ送信要求のための割込みにわずられされること
なくロングパケットの連続受信中はその処理をもっばら
ＭＰＳＣとＤＭＡＣにまかせておくことができるので、
負荷が軽くなり多量のデータの処理が可能となる。主制
御側に設けたＣＰＵ（１ａ）についても同様のことを言
うことができる。
はデータ送信要求のための割込みにわずられされること
なくロングパケットの連続受信中はその処理をもっばら
ＭＰＳＣとＤＭＡＣにまかせておくことができるので、
負荷が軽くなり多量のデータの処理が可能となる。主制
御側に設けたＣＰＵ（１ａ）についても同様のことを言
うことができる。
以上のようにこの発明によれば、主制御側と副制御側に
それぞれＣＰＵ ｋ設け、ＤＭＡＣＫチェイン動作を行
わせ、ＣＰＵに対する割込み発生の機会を少くしたので
多量のデータのパケット送受信の制御が可能となった。
それぞれＣＰＵ ｋ設け、ＤＭＡＣＫチェイン動作を行
わせ、ＣＰＵに対する割込み発生の機会を少くしたので
多量のデータのパケット送受信の制御が可能となった。
第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明に用いられるＯＣＴのメモリの一例を示すフ
ォーマット図、第３図はＭＰＳＣからＣＰＵへ割込みが
入った時の処理を示すフローチャート、第４図はＤＭＡ
ＣからＣＰＵへＴＣ終了割込みがあった場合の処理を示
すフローチャート、第５図は従来の装置ｔを示すブロッ
ク図である。 （ｌａ）Ｆｉ第１のＣＰＵ、 （ｌｂ）は第２０ＣＰＵ
ｓ （２ａ ）は送信処理のＤＭＡＣ，（２ｂ）は受
信処理のＤＭＡＣ。 （３ａ）は送信処理のＭＰＳＣ，（３ｂ）は受信処理の
ＭＰＳＣ％’ （２１）はチェイン制御管理テーブル、
（２２）はＣＣＴ （チェイン制御テーブル）。 面、各図中同一符号は同−又は相当部分を示す。
はこの発明に用いられるＯＣＴのメモリの一例を示すフ
ォーマット図、第３図はＭＰＳＣからＣＰＵへ割込みが
入った時の処理を示すフローチャート、第４図はＤＭＡ
ＣからＣＰＵへＴＣ終了割込みがあった場合の処理を示
すフローチャート、第５図は従来の装置ｔを示すブロッ
ク図である。 （ｌａ）Ｆｉ第１のＣＰＵ、 （ｌｂ）は第２０ＣＰＵ
ｓ （２ａ ）は送信処理のＤＭＡＣ，（２ｂ）は受
信処理のＤＭＡＣ。 （３ａ）は送信処理のＭＰＳＣ，（３ｂ）は受信処理の
ＭＰＳＣ％’ （２１）はチェイン制御管理テーブル、
（２２）はＣＣＴ （チェイン制御テーブル）。 面、各図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）システムメモリに直接アクセスするＤＭＡＣ（ダ
イレクト・メモリ・アクセス制御装置）と、伝送路上の
シリアルデータと当該システムの通信プロトコルによっ
て定められるデータとの間のプロトコル変換を行うＭＰ
ＳＣ（マルチプロトコル・シリアル制御装置）と、ＤＭ
ＡＣとＭＰＳＣを制御するＣＰＵ（中央処理装置）とを
有するパケット送受信装置において、 当該パケット送受信装置は他のパケット送受信装置との
間にデータを転送する回線を構成し、上記当該パケット
送受信装置内にはパケット送信用の処理を行う複数チャ
ンネルのＤＭＡＣ及びＭＰＳＣと、パケット受信用の処
理を行う複数チャンネルのＤＭＡＣ及びＭＰＳＣがそれ
ぞれ設けられ、上記当該パケット送受信装置内のパケッ
ト送信用の処理を行うすべてのＤＭＡＣ及びＭＰＳＣを
制御する第１のＣＰＵと、パケット受信用の処理を行う
すべてのＤＭＡＣ及びＭＰＳＣを制御する第２のＣＰＵ
とが設けられ、 上記第１のＣＰＵは送受信用バッファメモリの管理を行
い、上記第２のＣＰＵは受信用バッファメモリの状態の
検知とその状態によるパケット受信処理の制御を行うこ
とを特徴とするパケット送受信装置。 - （２）当該パケット送受信装置内のすべてのＤＭＡＣは
チェイン動作を行うことを特徴とする特許請求の範囲第
１項記載のパケット送受信装置。 - （３）当該パケット送受信装置内のすべてのＤＭＡＣの
各ＤＭＡＣに対応してそれぞれチェイン制御管理テーブ
ルが備えられ、１つのチェイン制御管理テーブルは複数
のチェイン制御テーブルをアドレス順に配列して構成さ
れ、ＣＰＵ及び当該ＤＭＡＣから上記チェイン制御管理
テーブル内のチェイン制御テーブルへアクセスするため
、アクセスすべきアドレスを生成するカウンタが、アク
セスの目的別に設けられることを特徴とする特許請求の
範囲第２項記載のパケット送受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176463A JPS6234264A (ja) | 1985-08-07 | 1985-08-07 | パケツト送受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176463A JPS6234264A (ja) | 1985-08-07 | 1985-08-07 | パケツト送受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6234264A true JPS6234264A (ja) | 1987-02-14 |
Family
ID=16014127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60176463A Pending JPS6234264A (ja) | 1985-08-07 | 1985-08-07 | パケツト送受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6234264A (ja) |
-
1985
- 1985-08-07 JP JP60176463A patent/JPS6234264A/ja active Pending
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